JP4663828B2 - ネットワークメディアと集積回路間の自己学習機能を有するブリッジデバイス及びこれに基づく方法 - Google Patents
ネットワークメディアと集積回路間の自己学習機能を有するブリッジデバイス及びこれに基づく方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、相互接続ネットワーク用デバイスの分野に関し、特に、相互接続ネットワークに関する自己学習機能を有するブリッジデバイスに関する。
【０００２】
【従来の技術】
ローカルエリアネットワーク（ＬＡＮ）がコンピュータ適用業務で使用される状況が増加している。ＬＡＮプロトコルの１つのタイプがイーサネットプロトコルである。イーサネットプロトコルでは、ネットワークは種々のセグメント即ち「衝突領域」に分けられている。各ネットワークセグメントは複数のノードからなっている。ノードは、ターミナル又はプリンタのようなネットワークのデバイスである。セグメントのノードが他のノードから突き止められ得る距離は、限られている。例えば、セグメント内の「ファーストイーサネット」では、ノードは２０５ｍまで離すことができるだけである。
２つのセグメントは、ブリッジデバイスを介して接続することができる。ブリッジは、１つのセグメント内で生ずる衝突が別のセグメントに影響しないように衝突領域を隔離する。一旦、２つのセグメントの衝突領域がブリッジによって分けられたならば、２つのノードは、同じ衝突領域にあったとしても、前にあった状態より遠くに離れたものとすることができる。
【０００３】
セグメンテーションの他の別のブリッジ機能は、フィルタリングである。フィルタリングの目的は、別のセグメントから入り込み、バンド幅を無駄にする好ましくない情報のトラフィックを遮断することである。ブリッジは、情報をパケットの形であるセグメントから別のセグメントへ渡す。種々の基準に基づいて、ブリッジは、いくつかのパケットを、それを受け取るところに転送しない。例えば、ブリッジと、テーブルのデータにアクセスするための方法と、これを遠隔局間でのデータのルーティングのために適用することは、１９９０年４月２５日に発行された欧州特許公開番号０，３６５，３３７，Ａ２（出願番号８９３１０７８９．６）のＭａｒｓｈａｌｌによる特許出願に記載されている。例えば、ＬＡＮ間接続装置は、米国特許第５，４７７，５４７号（Ｓｕｇｉｙａｍａ）に記載されている。
【０００４】
一つの基準として、パケットが同じセグメント（ローカルトラフィック）内の別のノードに向けられている場合、ブリッジはパケットを別のセグメントに転送すべきではないとすることが好ましい。このために、ブリッジは、特別なノードが特別なセグメントに存在するかどうかに関する情報を必要とする。ブリッジがこの情報を得ることができる一つの方法は、各セグメントからのパケットのソースアドレスを観察し、ソースアドレステーブルのあるセグメントからのパケットからソースアドレスをストアすることによる。パケットが到着するとき、ＣＰＵは、多くのエントリのテーブルを探索し、行先アドレスをそれらの各々と比較しなければならない。変形実施形態としてＣＰＵを使用して、探索及び比較機能はまた、連想記憶装置（ＣＡＭ）で実施され得る。ＣＡＭを使用することは、余分なハードウェア（ＣＡＭ）を要求し、ギガバイト／秒の速度を有するネットワークを基準化することは困難若しくは不可能である。ＦＤＤＩブリッジフレーム学習と、フィルタリング装置と、ソースアドレスがＣＡＭにストアされている方法とが、米国特許第５，４８１，５４０号（Ｇａｎｇ）に記載されている。
【０００５】
従って、パケットが別のネットワークセグメントに転送されるべきであるかどうか判断するために、ブリッジの効率的で低コストの探索が必要である。
ブリッジがテーブルの情報をストアすることによってノードの位置を学習するならば、次いで、ノードがその後移動されるならば、テーブルはもはや正確でなくても良い。それゆえ、テーブルがノードの位置のより最近のビューを反映するように、ブリッジのテーブルの更新をするための装置及び方法の必要性がある。
ソースアドレスに関する情報を有するテーブルが、ハッシュ関数によって指標付けられ得る。ハッシュ関数は、エントリをアドレスに関するテーブルに指標付けするために用いられ得る。しかしながら、ハッシュ関数の問題は、２つのアドレスが同じハッシュ値にマップし得ることである。例えば、ハッシングが使用される相互接続ネットワークのためのアドレス検査回路を備えるブリッジ装置は、米国特許第５，２４７，６２０号（Ｆｕｋｕｚａｗａ）に記載されている。
【０００６】
従って、ブリッジに関する複雑性及びコストを低減させるのを助け、ネットワーク媒体間の相互接続の機能性をより効率的に提供するのを助け、他のネットワークセグメントへのローカルパケットのリークを避けるのを助け、高速ネットワークのためにスケーラブルである、デバイスの必要性がある。
【０００７】
【課題を解決するための手段】
本発明は、第１のネットワーク媒体を第２のネットワーク媒体に接続するためのデバイスを提供する。第１のポートは第１のネットワーク媒体に接続され、第２のポートは第２のネットワーク媒体に接続される。メモリが、第１の複数の指示と第２の複数の指示とをストアする。第１の複数の指示の指示が、それぞれのセットのアドレスに対応し、それぞれのセットのアドレスの少なくとも１つのアドレスが第１のネットワーク媒体を介してアクセス可能であり得るかどうかを指示する。第２の複数の指示の指示が、それぞれのセットのアドレスに対応し、それぞれのセットのアドレスの少なくとも１つのアドレスが第２のネットワーク媒体を介してアクセス可能であり得るかどうかを指示する。接続回路が、第１のポート、第２のポート及びメモリに接続されている。接続回路によって、ポートは第１のネットワークから第２のネットワークにパケットを通させるか又はブロックさせることができる。パケットは宛先アドレスを有する。接続回路によって、ポートは、第１の複数の指示からの第１の指示と第２の複数の指示からの第２の指示とに基づいて通し又はブロックすることができる。第１の指示は、パケットの宛先アドレスを含むアドレスのセットに対応する。第２の指示は、パケットの宛先アドレスを含むアドレスのセットに対応する。
【０００８】
本発明の実施形態は、パケットのソースアドレスを読み込む第１の回路を含む。第１の回路は、第３の指示をパケットのソースアドレスに対応する第１の複数の指示に設定する。第２の回路は、第２のパケットのソースアドレスを第２のポートから読み込む。第２の回路は、第４の指示を第２の複数の指示に設定する。
第４の指示は、第２のパケットのソースアドレスに対応する。
本発明の実施形態は、中央演算処理装置（ＣＰＵ）が指示をメモリに設定することができる、メモリに対応するＣＰＵインターフェースを含む。
本発明の実施形態は、古いエントリをメモリから消去する、メモリに対応する消去回路を含む。
本発明の実施形態は、エージングタイマ及びメモリに対応するエージングタイマ及び消去回路を含む。本発明のこの実施形態では、第１の複数の指示は、第３の複数の指示と第４の複数の指示とを含む。第１の回路は、第３の指示をエージングタイマに基づいて第３の複数の指示及び第４の複数の指示に設定するように構成されている。消去回路は、エージングタイマに基づいて第３の複数の指示及び第４の複数の指示を消去するように構成されている。本発明の実施形態では、第１の指示が、第２のアドレスのセットの少なくとも１つのアドレスが第１のネットワーク媒体を介してアクセス可能であり得ることを示し、
第２の指示が、第４のアドレスのセットの少なくとも１つのアドレスが第２のネットワーク媒体を介してアクセス可能であり得ることを指示しない、
ならば、接続回路は、パケットを第１のネットワークセグメントから第２のネットワークセグメントにブロックするように構成される。
【０００９】
本発明の変形実施形態では、第２の指示が、パケットの宛先アドレスが第２のネットワークセグメントを介してアクセス可能であり得ることを指示するならば、接続回路は、第１のネットワークセグメントから第２のネットワークセグメントにパケットを通すように構成される。
本発明の変形実施形態は、パケットの宛先アドレスに対応する第１のインデックスを生成するインデックス生成回路と、第１のインデックスに基づいて第１の複数の指示から第１の指示を選択するセレクタ回路とを含む。セレクタ回路は、接続回路とインデックス生成回路とに接続される。本発明の変形実施形態では、インデックス生成回路はハッシュ回路を含み、第１のインデックスはパケットの宛先アドレスのハッシュ関数の結果を含む。
【００１０】
本発明の変形実施形態では、アドレスのそれぞれのセットが、媒体アクセス制御（ＭＡＣ）アドレスを含む。
本発明の変形実施形態では、第１のネットワーク媒体は、キャリア検検出多重アクセスプロトコルを使用するネットワークを含む。本発明の別の実施形態では、第１のネットワーク媒体は衝突ドメインネットワークセグメントを含む。
変形実施形態は、第１のネットワーク媒体を第２のネットワーク媒体に接続するための媒体アクセス制御（ＭＡＣ）層デバイスである。第１のポートは、第１のネットワーク媒体に接続される。第２のポートは、第２のネットワーク媒体に接続される。メモリは、第１のテーブル及び第２のテーブルを有する。第１の回路は、第１のポートからの第１のパケットを監視し、エントリを第１のパケットに対応して第１のテーブルに設定する。第１のテーブルのエントリは、第１のポートからの第１のパケットのソースアドレスに基づいて指標付けされる。第１のテーブルの少なくとも１つのエントリは、１以上のアドレスにマップされる。第２の回路は、第２のポートからの第２のパケットを監視し、エントリを第２のパケットに対応して第２のテーブルに設定する。第２のテーブルのエントリは、第２のポートからの第２のパケットのソースアドレスに基づいて指標付けされる。第３の回路は、第１のポートからの第１のパケットの宛先アドレスに基づいて、第１のテーブルからの第１のエントリ及び第２のテーブルからの第２のエントリを選択する。第１のポートからの第１のパケットのソースアドレスは、ＭＡＣアドレスを有し、第２のポートからの第２のパケットのソースアドレスは、ＭＡＣアドレスを有する。第３の回路は、
第１のエントリが設定されておらず、若しくは、
第１のエントリ及び第２のエントリの両方が設定されているならば、
第１のパケットを第１のポートから第２のポートに通す。
【００１１】
本発明は、ノード間の距離が衝突ドメイン制限を越えて拡張することができるように、ファースト・イーサーネット・リピータを互いにリンクさせるために経済的な解を与えるのを助ける。ブリッジによって結合された衝突ドメインネットワークを設計することによって、柔軟性が達成される。自己学習は、デバイスをプログラミングする必要を取り除くのを助ける。学習及びフィルタリング方法は、専用ＣＡＭハードウェアの必要性を取り除くのを助ける。
本発明の他の態様及び利点は、図面、詳細な説明及び特許請求の範囲から理解することができ得る。
【００１２】
【発明の実施の形態】
本発明の好ましい実施形態の詳細な説明を、図を参照して行う。
図１は、本発明の実施形態のアーキテクチャと、本発明の使用に関するコンテキストを図示する。セグメント２０，２４，２６，２８及び３０は、ブリッジデバイス２１を介して相互接続されている。ブリッジデバイス２１は、セグメント２０，２４，２６，２８及び３０から情報を受け、かかる情報を他のセグメントに渡すかどうか判断する。パケットはローカルアドレス（パケットが生成されたセグメント内部）、又は、非ローカルアドレス（パケットが生成されたセグメントの外部）に送られる。ブリッジ２１は、ローカルアドレスに宛先付けされたパケットをブロックし、非ローカルアドレスに宛先付けされたパケットを渡すのを助ける。フィルタ４４は、パケットをあるネットワークセグメントから別のネットワークセグメントに選択的にブロックし、または、渡す。
【００１３】
種々のポート３２，３４，３６，３８，４０及び４２に受け入れられたパケットのソースアドレスを観察することによって、ブリッジデバイス２１は、ネットワークセグメントがアドレスに関係していることを学習する。ブリッジデバイス２１が新しいパケットを受け取るとき、ブリッジデバイス２１は、パケットのソースアドレスに関するアドレスの位置のその知識を更新し、また、パケットの宛先アドレスに基づいたパケットを転送するかどうか決定する。
図１は、合計６つのネットワークセグメント（２０，２４，２８，２２，２６及び３０）を相互接続するブリッジを示す。変形実施形態のブリッジ２１は、別の数のネットワークセグメントを相互接続するために実行され得る。例えば、ブリッジ２１は、合計２つのネットワークセグメントを相互接続するように設計され得る。ある好ましい実施形態では、ブリッジ２１は、２つのネットワークセグメントに関する制御回路を含む単純な集積回路を含む。図２は、本発明に関するパケットを渡すためのブロックを示すブリッジデバイスの概略ブロック図である。図２は、ネットワークノード４６，４８，５０及び５２を含むネットワークセグメントＡ５３と、ネットワークノード５４，５６，５８，６０及び６２を含む第２のネットワークセグメントＢ５５と、ネットワークセグメント５３と５５を相互接続するブリッジデバイス４５とを含む。ブリッジデバイス４５は、フィルタ６４、及び、動的テーブルＡ０ ６６と、動的テーブルＡ１ ６８と、静的テーブルＡ ７０と、動的テーブルＢ０ ７２と、動的テーブルＢ１ ７４と、静的テーブルＢ ７６とを有するメモリ６５を含む。フィルタ６４は、動的テーブルＡ０ ６６と、動的テーブルＡ１ ６８と、静的テーブルＡ ７０と、動的テーブルＢ０ ７２と、動的テーブルＢ１ ７４と、静的テーブルＢ ７６に含まれる情報に基づいて、パケットをネットワークセグメントＡ５３からネットワークセグメントＢ５５に渡すかどうか判断する。テーブルは、ノードがブリッジの特別なサイドに存在するかどうかの指示を含む。指示がハッシュ値に基づいて指標付けされているので、２つの異なるアドレスが同じハッシュ値にマップされ得るという可能性がある。この可能性のために、正の指示がネットワークセグメントＡからのパケットのアドレスに対応するサイドＡテーブルに見つけられるならば、フィルタはまた、サイドＢテーブルをチェックする。図３は、本発明に関する学習のためのブリッジデバイス４５の概略ブロック図である。図３は、ソースアドレス７８と宛先アドレス８０とを含むセグメントＡからのパケットと、ソースアドレス８２と宛先アドレス８４とを含むセグメントＢからのパケットとを示す。ブリッジ４５は、ハッシュ回路８６と、動的テーブルＡ０ ６６と、動的テーブルＡ１ ６８と、静的テーブルＡ ７０と、ハッシュ回路８８と、動的テーブルＢ０ ７２と、動的テーブルＢ１ ７４と、静的テーブルＢ ７６とを含む。
【００１４】
ブリッジデバイス４５がアドレスを学習するとき、パケットのソースアドレスに対応する指示は、パケットが発信されるネットワークセグメントに関するテーブルにストアされる。ソースアドレス７８は、ハッシュ値を生成するためにハッシュ回路８６によってハッシュされ、指示は、テーブルＡ０ ６６又はテーブルＡ１ ６８のいずれかのハッシュ値によって指標付けされてストアされる。セグメントＢ５５からのソースアドレス８２は、ハッシュ値を生成するためにハッシュ回路８８によってハッシュされ、指示は、テーブルＢ０ ７２又はＢ１ ７４のいずれかにストアされ、ハッシュ値によって指標付けられる。ブリッジ４５の各サイドの複数の動的テーブルの使用によって、テーブルの古いエントリをエージング及びフラッシングさせることができる。例えば、古い指示が動的テーブルＡ１ ６８にストアされている間、新しい指示を動的テーブルＡ０ ６６にストアすることができ得る。ある時間（例えば、５分）後、テーブルＡ１ ６８からの古いエントリが消去され、次いで、動的テーブルＡ０ ６８が古いテーブルになり、新しいエントリが動的テーブルＡ１ ６８に書き込まれる。同様に、動的テーブルＢ０ ７２及び動的テーブルＢ１ ７４は、指示をエージングすることができ、且つ、古い指示を消去することができるように使用される。静的テーブルＡ７０及び静的テーブルＢ７６は、それらの存在が動的テーブルに記録されないように、それらのネットワークノードがそれらの存在を正常にブロードキャストしないとき、ノードがブリッジの特定のサイドに存在するかどうかの指示を提供するためにＣＰＵによって書き込まれる。
【００１５】
図４は、本発明に関するブリッジデバイスのより詳細なブロック図である。図４は、セグメントＡ９０からのソースアドレス９４と、セグメントＡ９０からの宛先アドレス９６と、セグメントＢ１６４からのソースアドレス１２８と、セグメントＢ１６４からの宛先アドレス１３０と、セグメントＡ９０又はセグメントＢ１６４から生成されるパケットをフィルタリングするための支援回路とを含む。
ポート９２は、ネットワークセグメントＡ９０に接続され、パケットをセグメントＡ９０から受け取る。ポート９２は、パケットをストアするためにバッファ１２６に接続される。ポート９２は、ソースアドレス９４をハッシュ回路９８に提供する。ソースアドレス９４、宛先アドレス９６、宛先アドレス１３０及びソースアドレス１２８は、各々６バイトＭＡＣレベルアドレスである。ハッシュ回路９８は、６バイトソースアドレス９４に応じて８ビットハッシュ値を提供する。ハッシュ回路９８は、アドレスデコーダ１００に接続される。アドレスデコーダ１００は、エージングスイッチ１０２を介して、動的テーブルＡ０ ６６と動的テーブルＡ１ ６８とに接続される。動的テーブルＡ０ ６６及び動的テーブルＡ１ ６８は、指示に対応するソースアドレスがネットワークセグメントＡ９０に存在することを指示するために、ハッシュ回路９８によって生成されるハッシュ値によって指標付けされた指示をストアする。エージングスイッチ１０２は、タイマ１０４に接続され、テーブルＡ０ ６６又はテーブルＡ１ ６８の指示がストアされるように制御する。消去回路１０６は、動的テーブルＡ０ ６６と動的テーブルＡ１ ６８とに接続され、タイマ１０４に基づいて動的テーブルの古いエントリを消去する。
【００１６】
ハッシュ回路１０８は、ポート９２に接続され、セグメントＡ９０からのパケットから宛先アドレス９６を受け取り、ハッシュ値を形成するために宛先アドレスをハッシュする。ハッシュ回路１０８からのハッシュ値は、ハッシュテーブルに指標付けし、ハッシュ値に対応する指示を得るのに使用される。ハッシュ回路１０８は、アドレスデコーダ１１０と、アドレスデコーダ１１２と、アドレスデコーダ１１４と、アドレスデコーダ１１６と、アドレスデコーダ１１８と、アドレスデコーダ１２０とに接続される。アドレスデコーダ１１０は、動的テーブルＡ０ ６６に接続される。アドレスデコーダ１１２は、動的テーブルＡ１ ６８に接続される。アドレスデコーダ１１４は、静的テーブルＡ７０に接続される。アドレスデコーダ１１６は、動的テーブルＢ０ ７２に接続される。アドレスデコーダ１１８は、動的テーブル１７４に接続される。アドレスデコーダ１２０は、静的テーブルＢ７６に接続される。判断回路１２２の入力は、アドレスデコーダ１１０と、アドレスデコーダ１１２と、アドレスデコーダ１１４と、アドレスデコーダ１１６と、アドレスデコーダ１１８と、アドレスデコーダ１２０とに接続されている。判断回路１２２の出力は、スイッチ１２４を介して、パスの制御に接続されている。スイッチ１２４を介するパスの入力は、バッファ１２６に接続される。スイッチ１２４を介するパスの出力は、セグメントＢ１６４に接続されるポート１６２に接続される。
【００１７】
セグメントＢ１６４は、ポートＢ１６２に接続される。ハッシュ回路１３２は、ソースアドレス１２８をポート１６２から受け取る。ハッシュ回路１３２は、アドレスデコーダ１３４に接続され、ハッシュ値をアドレスデコーダ１３４に提供する。アドレスデコーダ１３４は、アドレスデコーダ１３４からのハッシュ値によって指標付けされたテーブルＢ０ ７２又はテーブルＢ１ ７４に指示を書き込むために、エージングスイッチ１３６を介して動的テーブルＢ０ ７２と動的テーブルＢ１ ７４とに接続される。エージングスイッチ１３６は、タイマ１３８に接続され、タイマ１３８に依存して書き込まれるテーブル指示を制御する。消去回路１４０は、動的テーブルＢ０７２と動的テーブルＢ１ ７４に接続され、それぞれのテーブルの古いエントリを消去する。ＣＰＵインターフェース１６６は、ＣＰＵと、静的テーブルＡ７０及び静的テーブルＢ７６とに接続され、ＣＰＵインターフェースによってＣＰＵが静的テーブル内にエントリを書き込むことができる。
【００１８】
ハッシュ回路１４１は、宛先アドレス１３０を受け取り、宛先アドレス１３０に対応したハッシュ値を提供するためにポート１６２に接続される。ハッシュ回路１４１は、アドレスデコーダ１４２と、アドレスデコーダ１４６と、アドレスデコーダ１４８と、アドレスデコーダ１５０と、アドレスデコーダ１５２と、アドレスデコーダ１５４とに接続されている。アドレスデコーダ１４２は、動的テーブルＢ０ ７２に接続される。アドレスデコーダ１４６は、動的テーブルＢ１７４に接続される。アドレスデコーダ１４８は、静的テーブルＢ７６に接続される。アドレスデコーダ１５０は、動的テーブルＡ０ ６６に接続される。アドレスデコーダ１５２は、動的テーブルＡ１ ６８に接続される。アドレスデコーダ１５４は、静的テーブルＡ７０に接続される。判断回路１５６の入力は、アドレスデコーダ１４２と、アドレスデコーダ１４６と、アドレスデコーダ１４８と、アドレスデコーダ１５０と、アドレスデコーダ１５２と、アドレスデコーダ１５４とに接続されている。判断回路１５６の出力は、回路１５８を介してパスの制御入力に接続される。回路１５８を介するパスはバッファ１６０とポート９２とに接続される。
【００１９】
書込制御状態機械１６８は、ソースアドレスに対応する指示を書き込む間、ブリッジの作動を制御する。読取制御状態機械１７０は、指示を読み込み、ネットワークセグメントからのパケットを通し又はブロックすることを制御する。
セグメントＡ９０からの新しいパケットがポート９２に到着したとき、パケット９４のソースアドレスは、８ビットハッシュ値を生成するためにハッシュされる。１ビット指示が、動的テーブル（動的テーブルＡ０ ６６又は動的テーブルＡ１ ６８）のうちの一つにストアされる。この１ビット指示は、パケットのソースアドレスをハッシュすることによって得られるハッシュ値によって指標付けされる。各テーブルは、２５６の可能なハッシュ値に対応するエントリを提供するために２５６の１ビットエントリを含む。テーブルＡ０ ６６又はテーブルＡ１６８は、タイマ１０４に依存してエージングスイッチ１０２によって制御される際に、別々に書き込まれる。この仕方では、動的テーブルＡ０ ６６及び動的テーブルＡ１ ６８は、稼働中のテーブル及び履歴テーブルの役割を果たすように別々である。の役割を果たすように交互である。タイマが５分後に期限切れになったとき、より古いエントリ（履歴テーブル）を有するテーブルは消去回路１０６によって消去される。次いで、履歴テーブルは稼動テーブルとなり、エントリは、次の５分間の間に、その中に書き込まれる。同様に、ネットワークＢからのパケットのソースアドレスは、ハッシュ値を得るためにハッシュされ、指示（１ビット）は、ソースアドレスに対応するアドレスがサイドＢに存在することを示すために、動的テーブルＢ０ ７２か動的テーブルＢ１ ７４のいずれかにストアされる。また、動的テーブルＢ０ ７２及び動的テーブルＢ１ ７４は、古い指示をエージングし且つ消去することを行うための指示を書き込むために別々に使用される。静的テーブルＡ７０及び静的テーブルＢ７６は、普段はパケットをブロードキャストしないノードに対応する指示をストアし、従って、通常は、対応する指示を動的テーブルに有していない。ＣＰＵは、ＣＰＵインターフェース１６６を介して指示を静的テーブルＡ７０及び静的テーブルＢ７６に書き込む。判断回路１２２は、パケットがセグメントＡ９０からセグメントＢ１６４に渡されるかどうか制御する。パケットがセグメントＡからセグメントＢに渡されたかどうかは、静的テーブル及び動的テーブルにストアされた指示に基づいて判断回路１２２によって判断される。同様に、パケットがセグメントＢからセグメントＡに渡されたかどうかは、静的テーブル及び動的テーブルの指示に基づいて判断回路１５６によって判断される。
【００２０】
パケットがネットワークセグメントから到着したとき、指示は、そのパケットのソースを示すために、対応する動的テーブルにストアされる。パケットの宛先アドレスは、パケットが宛先アドレスに対応するテーブルの指示に基づいた別のネットワークセグメントに転送されるべきかどうか判断するのに用いられる。
図５は、判断回路及び、本発明によるネットワークＡからのパケットのためのパススルー回路の回路図である。ＯＲゲート１８４の入力は、アドレスレコーダ１１４を介して静的テーブルＡ７０と、アドレスレコーダ１１２を介して動的テーブルＡ１ ６８と、アドレスレコーダ１１０を介して動的テーブルＡ０ ６６とに接続されている。ＯＲゲート１８０の入力は、アドレスレコーダ１２０を介して静的テーブルＢ７６と、アドレスレコーダ１１６を介して動的テーブルＢ０７２と、アドレスレコーダ１１８を介して動的テーブルＢ１ ７４とに接続されている。ＯＲゲート１８４の出力は、ＮＡＮＤゲート１８６の入力に接続されている。ＯＲゲート１８０の出力は、インバータ１８２の入力に接続されている。インバータ１８２の出力は、ＮＡＮＤゲート１８６の入力に接続されている。ＮＡＮＤゲート１８６の出力は、パススルー回路が、パケットに対応する指示が静的テーブルＢ７６、動的テーブルＢ０ ７２又は動的テーブルＢ１ ７４に設定されているならばパケットを通すことができ、対応する指示が静的テーブルＡ７０、動的テーブルＡ１ ６８及び動的テーブルＡ０ ６６に設定されていなければパケットを通すようにパススルー回路１２４の制御に接続されている。
【００２１】
図６は、判断回路及び、本発明によるネットワークＢからのパケットのためのパススルー回路の回路図である。ＯＲゲート１９０の入力は、アドレスレコーダ１５４を介して静的テーブルＡ７０と、アドレスレコーダ１５２を介して動的テーブルＡ１ ６８と、アドレスレコーダ１５０を介して動的テーブルＡ０ ６６とに接続されている。ＯＲゲート１９４の入力は、アドレスレコーダ１４８を介して静的テーブルＢ７６と、アドレスレコーダ１４２を介して動的テーブルＢ０７４と、アドレスレコーダ１４６を介して動的テーブルＢ１ ７４とに接続されている。ＯＲゲート１９０の出力は、インバータ１９２の入力に接続されている。ＯＲゲート１９４の出力は、ＮＡＮＤゲート１９６の入力に接続されている。ＮＡＮＤゲート１９６の出力は、パススルー回路１５８の制御に接続されている。判断回路１５６は、パケットがネットワークセグメントＢ１６４をネットワークセグメントＡ９０に通すかどうかを制御する。
【００２２】
図７は、本発明によるパススルー規則を図示する。番号０は、指示が特定のテーブルに設定されていないことを表わしており、例えば、Ａ０の下の第１のエントリは０である。このことは、対応する指示が現在の設定でないことを表わしている。番号１は、対応する指示が設定されていることを示す。例えば、Ａ０の下の第２のエントリは１であり、Ａ０の対応するエントリが設定されていることを示す。文字「Ｘ」は、「Ｘ」で示される対応する値が関連性のない特定の行に関して示しており、それが０であろうと１であろうと、その結果は同じである。第１行では、（イネーブルカラムＥＮの１によって表わされているように）チャートは割込み可能なパススルーを示し、Ａ０の対応するエントリが設定されていないとき、Ａ１は設定されておらず、静的テーブルＡは設定されていない。チャートの第１行に表わされている特定の状態に関して、Ｂ０、Ｂ１及び静的テーブルの値は、対応するエントリのＸによって表わされているように無関係である。従って、セグメントＡノードに対応するテーブルが対応する指示で設定されていなければ、パケットはセグメントＡからセグメントＢに通され、セグメントＢに対応するいかなるテーブルもが対応する指示で設定されているならば、パケットはセグメントＡからセグメントＢに通される。図７の下半分は、パケットをセグメントＢ１６４からセグメントＡ１９０に通すための規則を示す。
図８は、本発明によるテーブルを有するエントリストアと選択回路のブロック図である。アドレスデコーダ１００及びアドレスデコーダ１１０は、マルチプレクサとして各々実行される。ハッシュ回路９８は、第１のハッシュ値を生成するためにソースアドレス９６をハッシュする。第１のハッシュ値は、エントリを動的テーブルＡ０ ６６に書き込むために、アドレスデコーダ１００によって使用される。動的テーブル６６に書き込まれたエントリは、ハッシュ回路９８によって提供される第１のハッシュ値によって指標付けされる。宛先アドレス９４は、第２のハッシュ値を生成するために、ハッシュ回路１０８によってハッシュされる。第２のハッシュ値は、動的テーブルＡ０ ６６からの宛先アドレス９４に対応する指示を選択する際、アドレスデコーダ１１０によって使用される。６バイトアドレス（ＭＡＣアドレス）が８ビットハッシュ値内にハッシュするのに使用されるので、２又はそれ以上のアドレスが同じハッシュ値にハッシュする可能性がある。従って、第２ハッシュ値が設定されているならば、それは宛先アドレス９４と等しいソースアドレスを有するパケットに対応して設定されることがあり、宛先アドレス９４と等しくないが同じ８ビットハッシュ値にハッシュするソースアドレスを有するパケットによって設定され得る。
【００２３】
図９は、本発明によるテーブルのブロック図である。動的テーブルＡ０ ６６は、ブリッジデバイスによって使用される他のテーブル（動的テーブルＡ１ ６８、動的テーブルＢ０ ７２、動的テーブルＢ１ ７４、静的テーブルＡ７０及び静的テーブルＢ７６）と同じ方法で構築される。テーブルＡ０ ６６は合計２５６のエントリを含み、各エントリは、アドレスのセットのうちの少なくとも１つのアドレスがブリッジの特定のサイドに存在するかどうかの指示に対応する。２５６の指示の間の各指示は、１ビット値としてストアされる。各１ビット値は、例えば、フリップフロップ２００−０のような、単一のＤフリップフロップによってストアされる。従って、動的テーブルＡ０は、フリップフロップ２００−７を介するフリップフロップ２００−０と、フリップフロップ２０２−７を介するフリップフロップ２０２−０と、合計２５６のフリップフロップを有する他のフリップフロップとを含む。指示は、アドレスデコーダ１００によってテーブルＡ０ ６６に選択されるにつれて、ハッシュ回路９８によって生成されたハッシュ値によって指標付けされるテーブルＡ０ ６６の位置にフリップフロップを設定することによってテーブルＡ０ ６６内に書き込まれる。テーブルＡ０は、テーブルＡ０を含む全てのフリップフロップをクリアすることによって消去される。テーブルは、３２の８ビットレジスタからなる。図９に示した各カラムは８ビットレジスタからなり、例えば、行はフリップフロップ２００−７を介するフリップフロップ２００−０からなる。リセット後、対応するサイドに受け入れられた全てのパケットが転送される方法で、全てのテーブルは「０」にクリアされる。静的テーブルエントリは設定され、外部ＣＰＵによってクリアされる。動的テーブルは選定され、学習及びエージングプロセス中にクリアされる。
【００２４】
図１０ａは、本発明の実施形態によるハッシュ関数のブロック図である。非マルチキャスト及び非ブロードキャストパケットの宛先アドレス２１０の最初の６バイトは、ＩＥＥＥ規格８０２．３イーサネット周期冗長検査（ＣＲＣ）ファンクション（ブロック２１２）を介して送られる。３２ビットＣＲＣ値２１４は、ＣＲＣファンクション２１２から生じる。３２ビットＣＲＣ値２１４の最上位の８ビットは、ラッチされる（ブロック２１６）。これらの８ビットは、指示（１ビット）をテーブル（例えば、動的テーブルＡ０ ６６、動的テーブルＡ１ ６８、動的テーブルＢ０ ７２又は動的テーブルＢ１ ７４）に指標付けするためにデコードされる。デコードのために、最下位の５ビット（アイテム２１９）は、テーブル（例えば、動的テーブルＡ０ ２１６）の３２のレジスタの間の１つのレジスタに指標付けし、最上位の３ビット（アイテム２２０）は、選択されたレジスタのビットに指標付けする。図１０ａに示された例では、宛先アドレスはレジスタ２１、ビット２にハッシュするのが分かる。ハッシュ関数はまた、テーブルにストアされた指示をストアするためにソースアドレスをハッシュし、指示を静的テーブル（政敵テーブルＡ７０及び静的テーブルＢ７６）から得るために宛先アドレスをハッシュするために使用される。
【００２５】
図１０ｂは、周期冗長検査（ＣＲＣ）回路のブロック図である。アドレスビットは、媒体独立インターフェース（ＭＩＩ）４６０から得られ、８ビットハッシュ値４８２を生ずるためにＣＲＣ回路によって処理される。ＣＲＣ回路は、レジスタ４６２及び４６４と、排他的論理和（ＸＯＲ）論理ブロック４６６、４７６、４７８及び４８０と、Ｄフリップフロップ４６８、４７０、４７２及び４７４とを含む。
ＭＩＩ４６０からのアドレスビットはレジスタ４６２によって受け入れられる。レジスタ４６２の出力は４ビット値であり、レジスタ４６４の入力とＸＯＲ４６６の入力とに接続される。レジスタ４６４の出力は４ビット値であり、ＸＯＲ４６６への８ビット入力として、レジスタ４６２からの出力と結合される。ＸＯＲ４６６の出力は、ＸＯＲ４７６の入力と、ＸＯＲ４７８の入力と、ＸＯＲ４８０の入力と、Ｄフリップフロップ４７４の入力とに接続される。ＸＯＲ４７６の出力は、Ｄフリップフロップ４６８の入力に接続される。Ｄフリップフロップ４６８の出力は、８ビットハッシュ値４８２として、ＸＯＲ４６６の入力に接続される。ＸＯＲ４７８の出力は、Ｄフリップフロップ４７０の入力に接続される。Ｄフリップフロップ４７０の出力は、ＸＯＲ４７６の入力に接続される。ＸＯＲ４８０の出力はＤフリップフロップ４７２の入力に接続される。Ｄフリップフロップ４７２の出力はＸＯＲ４７８の入力に接続される。Ｄフリップフロップ４７４の出力はＸＯＲ４８０の入力に接続される。
【００２６】
ＣＲＣハッシュ関数をここに記載したけれども、他の決定性ランダム化関数が、指示をテーブルに指標付けすることによってインデックス値を生成するのに使用されることができることは明らかである。周期冗長検査の議論に関しては、ローカルエリアネットワークに関するAmerican Standard IEEE規格：ANSI/IEEE Std 802.3-1985 ISO Draft International Standard 8802/3: Carrier Sense Multiple Access with Collision Detection (CSMA/CD) Access Method and Physical Layer Specifications, Technical Committee on Computer Communications of the IEEE Computer Society（１９８３年６月２４日承認、American National Standards Institute１９８４年１１月２１日ＩＥＥＥ規格会議）を参照し、これを参考文献としてここに組み入れる。特にその文献の３．２．８章を参照のこと。
【００２７】
図１１は、本発明によるフィルタリング関数を図示するチャートである。自己学習モードが選択されている１乃至１６の場合では、ブロックされているパケットの番号が、各個別のケースによってフィルタリングされるそれらと、並びに、自己学習テーブルによって拒否されたそれらとを含む。逆フィルタリングオプションが起動されるならば（ケース１７，１８，１９）、ブロードキャスト又はマルチキャストパケットだけが転送され、パケットの残りはフィルタリングオプションの設定にかかわらずブロックされる。ブロードキャストフィルタでは、４８ビット宛先アドレスに全て「１」を持ったパケットは転送されない。マルチキャストパケットフィルタでは、グループアドレスビットに「１」を持ったパケットは転送されず、これはブロードキャストパケットを含まない。自己アドレッシングパケット（ＤＡ＝ＳＡ）フィルタでは、同じ宛先アドレスとソースアドレスをもったパケットは転送されない。逆ブロードキャストフィルタでは、４８ビット判断アドレスに全て「１」を持ったパケットだけが転送される。逆マルチパケットフィルタでは、グループアドレスであるがブロードキャストアドレスでないものに「１」を持ったパケットだけが、転送される。
【００２８】
２５６ビット静的ハッシュフィルタでは、２つの静的ハッシュフィルタテーブルＳＴＡＴＡ及びＳＴＡＴＢがある。ポートＡからの非マルチキャスト／ブロードキャストパケットの宛先アドレスは、対応するビットをＳＴＡＴＡ及びＳＴＡＴＢに提供するために、上述したようにハッシュされる。ＳＴＡＴＡに指標付けされたビットが「１」に設定され、且つ、ＳＴＡＴＢの対応するビットが「１」に設定されないならば、このパケットはポートＢ内に転送されないようにブロックされる。ＳＴＡＴＡの指標付けされたビット及びＳＴＡＴＢの対応するビットが共に「１」に設定されるならば、パケットはブロックされない。ポートＢからポートＡにフィルタリングするハッシュは、同じ方法で働く。
図１２は、本発明によるネットワークＡからのパケットに関する自己学習及びフィルタリングを図示するフローチャートである。第１のパケットは、セグメントＡから受信される（ステップ２４６）。テーブルＡでは、パケットのソースアドレスに対応する指示がストアされている。次のテーブルＡは、テーブルＡの指示がパケットの宛先アドレスに対応して存在するかどうか判断するためにチェックされる。パケットへの宛先アドレスに対応するテーブルＡの指示が存在しないならば、次いで、パケットはネットワークセグメントＢに通される（ステップ２５６）。パケットの宛先アドレスに対するテーブルＡの指示が存在しているならば、次いで、パケットの宛先アドレスに対応するテーブルＢの指示が存在するかどうか判断される（ステップ２５２）。パケットの宛先アドレスに対応するテーブルＢの指示が存在しているならば、次いで、パケットはネットワークセグメントＢに通される（ステップ２５６）。パケットの宛先アドレスに対応するテーブルＢの指示が存在していないならば、次いで、パケットはブロックされる（ステップ２５４）。従って、パケットの宛先アドレスに対応するテーブルＡの指示が存在していないならば、次いで、テーブルＢはチェックされない。さもなければ、テーブルＢはチェックされる。同じハッシュ値にハッシュするアドレスのセットの別のアドレスが、セットされ得るテーブルＡの指示の原因となっている状況を説明するのを助けるために、パケットの宛先アドレスに対応するテーブルＡの指示が存在するならば、テーブルＢはチェックされる。
【００２９】
図１３は、本発明によるネットワークＢからのパケットに関して自己学習し、フィルタリングすることを図示するフローチャートである。パケットをネットワークセグメントＢから受け取る（ステップ２５８）。指示をパケットのソースアドレスに対応するテーブルＡにストアする（ステップ２６０）。テーブルＢは、パケットの宛先アドレスに対応する指示がテーブルＢに存在するかどうか判断するためにチェックされる（ステップ２６２）。パケットの宛先アドレスに対応するテーブルＢの指示が存在しないならば、次いで、パケットをネットワークセグメントＡに通す（ステップ２６８）。パケットの宛先アドレスに対応するテーブルＢの指示が存在するならば、次いで、テーブルＡは、パケットの宛先アドレスに対応する指示がテーブルＡに存在するかどうか判断するためにチェックされる（ステップ２６４）。パケットの宛先アドレスに対応するテーブルＡの指示が存在するならば、次いで、パケットをネットワークセグメントＡに通す（ステップ２６８）。パケットの宛先アドレスに対応するテーブルＡの指示が存在しないならば、次いで、パケットをブロックする（ステップ２６６）。
【００３０】
図１４は、本発明によるネットワークセグメントＡからのパケットに関する自己学習及びフィルタリングを図示するより詳細なフローチャートである。パケットをサイドＡから受け取る（ステップ２７０）。ソースハッシュ値を形成するために、サイドＡからのパケットのソースアドレスをハッシュする（ステップ２７２）。ソースハッシュ値に基づいてテーブルＡ０又はテーブルＡ１にビットを設定する（ステップ２７４）。次に、宛先ハッシュ値を形成するために、宛先アドレスをハッシュする（ステップ２７６）。次に、これらのテーブルのいずれもが宛先ハッシュ値に対応する指示ビットセットを有するかどうか判断するために、テーブルＡ０、Ａ１及びＳＴＡＴＡをチェックする。これらのテーブルのいずれもが宛先ハッシュ値に対応するビットセットを有しないならば、次いで、パケットをセグメントＢに通す（ステップ２８４）。テーブルＡ０、Ａ１又はＳＴＡＴＡのうちの少なくとも１つが、宛先ハッシュ値によって指標付けされたエントリにビットセットを有するならば、次いで、宛先ハッシュ値に対応する位置でテーブルＢ０、Ｂ１及びＳＴＡＴＢをチェックする(ステップ２８０)。宛先ハッシュ値によって指標付けされた対応するビットのうちの少なくとも１つがテーブルＢ０，Ｂ１又はＳＴＡＴＢに設定されているならば、次いで、パケットをセグメントＢに通す（ステップ２８４）。Ｂ０、Ｂ１又はＳＴＡＴＢのいずれかに宛先ハッシュ値によって指標付けされたビットセットがないならば、次いで、パケットをブロックする（ステップ２８２）。
【００３１】
ステップ２７４では、ビットは、エージングタイマに依存するテーブルＡ０又はテーブルＡ１のいずれかに設定される。この仕方では、テーブルＡ０及びＡ１は、より古い指示のセット及び指示のより新しいセットをストアさせることができる。所定時間（５分）後、より古いテーブルのエントリが消去され、次いで、新しいテーブルが古いテーブルとなり、次いで、新しいエントリが、以前のより古いテーブルに書き込まれ得る。エージングタイマは、フラッシュされる前に、動的ハッシュテーブルを保持するためのインターバル時間を決定するのに使用される。エージングタイマのインターバルは、ピンを調節することによって、又は、本発明の集積回路の実施形態のエージングタイマレジスタをプログラミングすることによって選択される。本発明の一の実施形態では、最小エージング時間は５分であり、最大は１２７５分である。変形実施形態では、エージングタイマは、古いエントリのフラッシングが生じないように、ターンオフされ得る。他の可能なエージング時間設定を有する本発明の他の実施形態が可能である。
【００３２】
図１５は、本発明によるネットワークＢからのパケットに関する自己学習及びフィルタリングを図示するより詳細なフローチャートである。パケットをサイドＢから受け取る（ステップ２８８）。ソースハッシュ値を形成するために、サイドＢからのパケットのソースアドレスをハッシュする（ステップ２９０）。テーブルＢ０又はテーブルＢ１のビットが、ステップ２９０で得られたソースハッシュ値に対応して設定される（ステップ２９２）。宛先ハッシュ値を形成するために、パケットの宛先アドレスをハッシュする（ステップ２９４）。宛先ハッシュ値に対応するビットが、テーブルＢ０、テーブルＢ１又はテーブルＳＴＡＴＢのいずれかに存在するかどうか判断する。宛先ハッシュ値によって指標付けされた対応する宛先ビットが、テーブルＢ０、テーブルＢ１又はテーブルＳＴＡＴＢに設定されていなければ、次いで、パケットをセグメントＡに通す（ステップ３０２）。宛先ハッシュ値によって指標付けされた対応するエントリがテーブルＢ０、テーブルＢ１又はＳＴＡＴＢに存在するならば、次いで、それらが宛先ハッシュ値によって指標付けされた指示ビットを含むかどうか判断するために、テーブルＡ０、テーブルＡ１及びテーブルＳＴＡＴＡをチェックする（ステップ２９８）。指示が、テーブルＡ０、テーブルＡ１又はＳＴＡＴＡの宛先ハッシュ値によって指標付けされたセットであるならば、次いで、パケットをセグメントＡに通す（ステップ３０２）。宛先ハッシュ値によって指標付けされた指示がテーブルＡ０、テーブルＡ１又はＳＴＡＴＡのセットでないならば、次いで、パケットをブロックする（ステップ３００）。
【００３３】
図１６は、本発明による媒体アクセス制御（ＭＡＣ）ブロックを備えるブリッジデバイスの概略ブロック図である。ブリッジデバイス３２４は、受信ＭＡＣ３２６と、転送ＭＡＣ３２８と、受信ＭＡＣ３３０と、転送ＭＡＣ３３２と、ハッシュフィルタ３３８と、バッファ管理ブロック３４０と、バッファＢ３３４と、バッファＡ３３６とを含む。受信ＭＡＣ３２６は、パケットを第１のネットワークから受け取り、パケットをバッファＢ３３４に入れる。転送ＭＡＣ３３２は、パケットをバッファＢ３３４から第２のネットワークに転送する。受信ＭＡＣ３３０は、パケットを第２のネットワークから受け取り、それらのパケットをバッファＡ３３６内に入れる。転送ＭＡＣ３２８は、パケットをバッファＡ３３６から第１のネットワークに転送する。ハッシュフィルタ３３８は、パケットが、第１のネットワークから第２のネットワークに通されたか、若しくは、第２のネットワークから第１のネットワークに通されたかどうかを制御し、かかる第１のネットワークは、パケットの宛先アドレスのハッシュ値に基づき、及び、パケットのアドレスに対応する指示をストアするテーブルに基づく。バッファ管理３４０は、バッファＢ３３４及びバッファＡ３３６を管理する。ＭＡＣは、半二重及び全二重の実施形態で完全にＩＥＥＥ８０２．３準拠である。
【００３４】
図１７は、本発明によるバッファの概略図である。バッファ３４４は、ポートＡ及びポートＢに結合されたネットワークセグメントからのパケットをストアする。メモリは、２つのセクションに分割される。セクションＡは、ポートＡに関するバッファを受け入れ、セクションＢはポートＢに関する。バッファ３４４は６４ＫＢのサイズからなる。ポートＡからのパケット（例えば、パケット３４６、３４８、３５０）はバッファ３４４の第１の３２ＫＢにストアされる。ネットワークセグメントＢからのパケット（例えば、パケット３５２，３５４）は、バッファ３４４の第２の３２ＫＢにストアされる。バッファは高速（２０ｎｓｅｃ又はそれ以上）ＳＲＡＭで実行される。最小でも１６ＫＢのバッファメモリが必要であるが、２５６ＫＢバッファが、より高性能に関しては好ましい。各セクションのサイズは、外部ピンを介して構成される。変形実施形態では、バッファのセクションが一旦いっぱいになったときに動的バッファ割り当てをすることができるように、自動サイジングを使用することができる。図１８は、割り当てがポートＡとポートＢとの間で１対１であるバッファ３４４の内部構造を示す。各バッファの最後のワードは状況ストレージである。パケットを受信した後、ブリッジは、パケット長をストレージに書き込む。不良パケットをエンドで拒絶し、バッファを再生する。リセット後、両サイドは１００Ｍｐｓで選択され、Ａ及びＢのバッファサイズは等しい。最小サイズのパケットバッファは２ＫＢである。バッファメモリは４つのモードを有する：
(1)Ａから受信し、Ｂに転送する
(2)Ｂから受信し、Ａに転送する
(3)Ａから受信し、Ｂから受信する
(4)Ａに転送し、Ｂに転送する
全てのパケットが受信され、全てのバッファ空間が利用可能でないならば、ｂｕｆｆ＿ｆｕｌｌピンは、空のバッファが無い限りアサートされる。全二重モードでは、フロー制御機構が使用可能ならば、全てのバッファ空間が利用可能でないことを信号で伝えるために、休止パケットが他のエンドに送信される。他のエンドがパケットを使うことを止めさせるための休止タイマの時間間隔は、シリアルＥＥＰＲＯＭによって決定される。
【００３５】
２つの可能な転送モード及び２つの送信プロトコルが、ブリッジデバイスのピンを介して選択されうる。転送モードは、完全なパケットストア及び転送、又は、６４バイトストア及び転送のいずれかである。完全なパケットストア及び転送モードでは、完全なパケットが受け取られてチェックされ、不良形成パケットが破棄され、バッファが再生された後に、パケットが転送されるだけである。６４バイトストア及び転送モードでは、ブリッジは、一旦最初の６４バイトが衝突なしで受信されるならば、受信パケットを転送するが、受信中ならば、別のパケットが伝送され、或いは、伝送されるように待機し、このオプションは、影響を有しない、即ち、受信されたパケットは全部バッファに入れられ得る。半二重伝送プロトコルでは、衝突検出機能を備えたキャリア検知多重アクセス（ＣＳＭＡ／ＣＤ）プロトコルが実行される。全二重及び完全制御プロトコルでは、衝突及びキャリア検知検出なしで、伝送は、第６４のバイトの位置又はパケットの最後ではじまる。休止パケットが受信され、伝送の使用が、休止時間の満了まで中断されている。
【００３６】
ポートＡに４つのタイプの物理的インターフェースと、ポートＢに６つのタイプの物理的インターフェースとが、異なるアプリケーションを収容するために提供される。これらのインターフェースは、１０／１００ＭＩＩデータインターフェース、１００Ｍ ＴＸ／ＦＸインターフェース、及び、１０Ｍシリアルインターフェースである。ポートＡ及びＢの物理的インターフェースは、それぞれのポートに対応するピンを介して独立して選択され得る。フレーム４ビット・ニブル・ワイド同期式データパス及び制御信号を有し、最も一般的に使用されている１０／１００ＭＩＩデータインターフェースが、２つのグループに分類されている。ＭＡＣ−ＭＩＩインターフェースは、ＰＨＹデバイスからＲＸＤ［３：０］を介してデータを受け取り、ＴＤＸ［３：０］を介してデータを送り、ＰＨＹ−ＭＩＩインターフェースはＭＡＣのようなデバイス又はリピータデバイスからＴＤＸ［３：０］を介してデータを受け取り、ＲＸＤ［３：０］を介してデータを送る。１０Ｍ ＭＩＩの４ビット・ニブル・モードはまた、データを２．５ＭＨｚクロック速度で伝送することによって使用可能である。１００Ｍ ＴＸ／ＦＸインターフェースは、情報をＭＡＣ及びリピータへ、及び、ＭＡＣ及びリピータから転送することができ、該リピータは２５ＭＨｚのクロック速度で下位の待ち時間を有するフレームのない５ビットのデータを使用する。５ビット・コード・グループは検出されず、「ストリーム」と呼ばれる外部１００ＢＡＳＥ−Ｘ物理的プロトコルデータユニットを意味しない。ポートＢだけが、１０ＭＨｚクロック速度でシリアルデータストリームを備えるデータを伝送するために、１０Ｍシリアルモードに構成されうる。１０Ｍシリアルモードの２つのタイプが利用可能であり、ＭＡＣシリアルモードによって、「７ワイヤ」インターフェースを１０Ｂａｓｅ−Ｔ ＰＨＹにさせることができ、ＰＨＹシリアルモードによって、「７ワイヤ」インターフェースを１０Ｂａｓｅ−Ｔ ＭＡＣにさせることができる。
これらのインターフェースは、ＭＡＣシリアルモードに関する（１，０，０）及びＰＨＹシリアルモードに関する（１，０，１）でPHY2-0#Bを設定することによって選択される。
インターフェース選択を以下に詳細に示す：
ポートＡの物理的インターフェース 速度（Ｍｂ／ｓ）
ＭＡＣ−ＭＩＩ（ＰＨＹに接続） １０／１００
ＰＨＹ−ＭＩＩ（ＭＡＣに接続） １０／１００
ＦＸ １００
ＴＸ １００
ポートＢの物理的インターフェース 速度（Ｍｂ／ｓ）
ＭＡＣ−ＭＩＩ（ＰＨＹに接続） １０／１００
ＰＨＹ−ＭＩＩ（ＭＡＣに接続） １０／１００
ＦＸ １００
ＴＸ １００
ＭＡＣシリアル（ＰＨＹに接続） １０
ＰＨＹシリアル（ＭＡＣに接続） １０
１００Ｍｂ／ｓ ＭＩＩインターフェース、１０Ｍｂ／ｓニブル・インターフェース及び１０Ｍｂ／ｓシリアルインターフェースという３つのタイプのＭＩＩインターフェースが提供されている。１０／１００Ｍｂ／ｓ ＭＩＩは、２．５／２５ＭＨｚクロック速度で４ビット・ニブル・モードで作動する。種々のアプリケーションに関してより柔軟性を提供するために、各ＭＩＩアプリケーションに関する受信されたＭＩＩモードはまた実行される。例えば、ＭＡＣ−ＭＩＩインターフェースはＰＨＹデバイスに接続するのに使用されるが、それは受信されたＭＩＩであり、ＰＨＹ−ＭＩＩインターフェースはＭＡＣデバイスに接続するのに使用される。ＭＡＣ−ＭＩＩは１５の信号を含み、ＲＸＤＶ，ＣＲＳ，ＣＯＬ，ＲＸＥＲ，ＲＸＤ［３：０］が入力であり、ＴＸＥＮ，ＴＸＤ［３：０］が出力である。ＭＡＣ−ＭＩＩモードでは、物理層チップにソースがあるクロックラインＴＸＣＬＫ及びＲＸＣＬＫは、クロック速度が１０ＭＢで２．５ＭＨｚ及び１００ＭＢで２５ＭＨｚのブリッジデバイスに関する伝送及び受信クロックを供給する。一方、ＲＸＤＶ，ＣＲＳ，ＣＯＬ、ＲＸＥＲ，ＲＸＤ［３：０］を出力として、ＴＸＥＮ，ＴＸＤ［３：０］を入力として備えるＭＡＣデバイスへのＰＨＹ−ＭＩＩインターフェースは、ＰＨＹ−ＭＩＩインターフェースを提供する。ＭＸ９８２０１及び物理層チップに関するクロックリファレンスを与えるＴＸＣＬＫは、外部の２．５／２５ＭＨｚクロックによってソースされ、ＲＸＣＰＨＹはブリッジデバイスによってソースされる。１０ＭＢ／ｓシリアルインターフェースオペレーションに関して、ＭＩＩデータインターフェースは、１０ＭＢ／ｓインターフェースを収容するために再配置される。ＭＡＣシリアルインターフェースは、ブリッジデバイスへの入力としてＲＸＤ，ＣＲＳ，ＣＯＬと、１０ＭＢ／ｓイーサネット物理層への出力としてＴＸＥＮ，ＴＸＤとを提供するのに用いられる。物理層チップによって生成されるＴＸＣＬＫ及びＲＸＣＬＫクロックラインは、ブリッジデバイスの１０ＭＨｚ伝送及び受信クロックを提供する。一方、ＰＨＹシリアルインターフェースは、ＭＡＣデバイスへの出力としてＲＸＤ，ＣＲＳ，ＣＯＬと、入力としてＴＸＥＮ，ＴＸＤとを使用する。外部の１０ＭＨｚクロックは、ＭＸ９８２０１及びＭＡＣデバイスに関するＴＸＣＬＫを供給し、ＲＸＣＰＨＹはブリッジデバイスによってソースされる。
図１８ａは、本発明による、ブリッジデバイスと、２つの１００ＭＢ／ｓ衝突ドメインの概略ブロック図である。図１８ａに示された設計は、両方の衝突ドメインに単一のバンド幅（１００ＭＢ／ｓ）を使用する。第１の衝突ドメイン３５８は、ＤＴＥ３６４、ＤＴＥ３６６、ＤＴＥ３６８、及び、ＤＴＥ３７０に接続されているリピータ３６２を含む。第２の衝突ドメイン３６０は、ＤＴＥ３７４、ＤＴＥ３７６、ＤＴＥ３７８、及び、ＤＴＥ３８０に接続されているリピータ３７２を含む。第１の衝突ドメイン３５８は、ブリッジデバイス３５６を介して第２の衝突ドメイン３６０に接続される。ブリッジデバイスは、第１の衝突ドメイン３５８のリピータ３６２と、第２の衝突ドメイン３６０のリピータ３７２とに接続される。
【００３７】
図１８ｂは、本発明による、ブリッジデバイスと、１つの１０ＭＢ／ｓ衝突ドメイン及び１つの１００ＭＢ／ｓ衝突ドメインとの概略ブロック図である。図１８ｂに示された設計は、第２の衝突ドメイン３６０のバンド幅（１００ＭＢ／ｓ）と比較して、第１の衝突ドメイン３８２に異なるバンド幅（１０ＭＢ／ｓ）を使用する。第１の衝突ドメイン３８２は、ブリッジデバイス３５６を介して第２の衝突ドメイン３６０に接続される。第１の衝突ドメインは、ブリッジデバイス３５６、ＤＴＥ３８６、ＤＴＥ３８８、ＤＴＥ３９０、及び、ＤＴＥ３９２に接続されるリピータ３８４を含む。第２の衝突ドメインは、ブリッジデバイス３５６、ＤＴＥ３７４、ＤＴＥ３７６、ＤＴＥ３７８、及び、ＤＴＥ３８０に接続されるリピータ３７２を含む。
【００３８】
図１９は、本発明による複合型１００Ｂａｓｅ−Ｔシステムの概略ブロック図である。かかるシステムは、１０ＭＢ／ｓ及び１００ＭＢ／ｓの両サービスを引き渡すためにリピータとブリッジで構成される。ブリッジデバイス３５６は、ＳＲＡＭ３８４及びＳＲＡＭ３８６に接続される。ブリッジデバイス３５６は、ＭＡＣシリアルポート３８７を介してＴＸトランシーバ３８８に接続される。ＴＸトランシーバは１０Ｂａｓｅリピータ３９０に接続される。１０ＢａｓｅリピータはＰＣ２９２及びＰＣ３９４に接続される。ブリッジデバイス３５６は、媒体独立インターフェース（ＭＩＩ）ポート３９６を介してリピータコントローラ３９８に接続される。リピータコントローラ３９８は、ＴＸポート４００を介してＴＸトランシーバ４０４と、ＴＸポート４０２を介してＴＸトランシーバとに接続される。追加のＴＸポートは、ポート４０４を介してリピータコントローラ３９８に接続され得る。ＴＸトランシーバ４０４は、ＴＸ媒体４０８を介してＰＣ４１２に接続される。ＴＸトランシーバ４０６は、ＴＸ媒体４１０を介してＰＣ４１４に接続される。
【００３９】
図２０ａは、本発明による組み込みブロックアプリケーションの概略ブロック図である。ブリッジデバイス３５６は、ＳＲＡＭ３８４及びＳＲＡＭ３８６に接続される。ブリッジデバイス３５６は、ＴＸポート４１６を介してＴＸクロックリカバリ＆トランシーバ４１８に接続される。ＴＸクロックリカバリ＆トランシーバ４１８はＴＸ媒体４２０に接続される。ブリッジデバイス３５６は、ＭＡＣＭＩＩ４２２を介してリピータコントローラ４２４に接続される。変形侍史形態では、ＰＨＹ ＭＩＩ／ＭＡＣ ＭＩＩインターフェースが、ＭＡＣ ＭＩＩ４２２の代わりに使用され得る。また、ＰＨＹ ＭＩＩインターフェースが、ＭＡＣ ＭＩＩ４２２の代わりに使用され得る。
図２０ｂは、本発明による媒体独立インターフェース（ＭＩＩ）リピータアプリケーションの概略ブロック図である。ブリッジデバイス３５６は、ＴＸポート４２６を介してリピータコントローラ４２８に接続される。リピータコントローラ４２８は、ＴＸポートを介してＴＸクロックリカバリ＆トランシーバ４３４に接続される。ＴＸクロックリカバリ＆トランシーバ４３４は、ＴＸ媒体４３６に接続される。ブリッジデバイス３５６は、ＴＸポート４３８を介してＴＸクロックリカバリ＆トランシーバ４４０に接続される。ＴＸクロックリカバリ＆トランシーバ４４０は、ＴＸ媒体４４２に接続される。変形実施形態では、ＴＸポート４２６の代わりに、ＰＨＹ−ＭＩＩポートを、ブリッジデバイス３５６をリピータコントローラ４２８に接続するのに用いることができ、ＭＩＩポートを、リピータコントローラ４２８をＴＸクロックリカバリ＆トランシーバ４３４に接続するのに用いることができ得る。図２０ｃは、本発明によるスタンドアロン・ブリッジアプリケーションの概略ブロック図である。ブリッジデバイス３５６は、ＳＲＡＭ３８４及びＳＲＡＭ３８６に接続される。ブリッジデバイス３５６は、ＴＸポート４４４を介してＴＸクロックリカバリ＆トランシーバ４４６に接続される。ＴＸクロックリカバリ＆トランシーバ４４６は、ＴＸ媒体４４８に接続される。ブリッジデバイス３５６は、ＴＸポート４５０を介してＴＸクロックリカバリ＆トランシーバ４５２に接続される。ＴＸクロックリカバリ＆トランシーバ４５２は、ＴＸ媒体４５４に接続される。変形実施形態では、ＴＸクロックリカバリ＆トランシーバ４５２の代わりに、ブリッジデバイス３５６をＴＸクロックリカバリチップに接続することができ、次いで、ＴＸクロックリカバリチップがＦＸファイバートランシーバに接続され得ることがあり、ＦＸファイバートランシーバがＦＸ媒体に接続されることがあり得る。また、ＴＸポート４５０及びＴＸクロックリカバリ＆トランシーバ４５２を使用する代わりに、ブリッジデバイス３５６がＭＩＩポートを介して１０／１００Ｂａｓｅツイストペア・トランシーバに接続されてよく、次いで、１０／１００Ｂａｓｅツイストペア・トランシーバは１０Ｂａｓｅ−Ｔ媒体に接続され得る。
【００４０】
以下は、本発明の実施形態における集積回路のピンを示す表である。
【００４１】
【表１】
【００４２】
【表２】
【００４３】
【表３】
【００４４】
【表４】
【００４５】
【表５】
【００４６】
【表６】
【００４７】
【表７】
【００４８】
【表８】
【００４９】
【表９】
【００５０】
【表１０】
【００５１】
【表１１】
【００５２】
【表１２】
【００５３】
【表１３】
【００５４】
【表１４】
【００５５】
【表１５】
【００５６】
【表１６】
要するに、本発明は、ブリッジに関する複雑性及びコストを低減するのを助け、ネットワーク媒体の間の相互接続の相関関係をより効率的に提供するのを助け、他のネットワークセグメントへのローカルパケットのリークを避けるのを助け、より高速なネットワークにスケーラブルであるデバイスを提供する。
前述の本発明の好ましい実施形態の記載は、図示及び記述の目的のために示されている。本発明を開示した正確な形態に限定すべきではない。明らかに、多くの修正及び変形が当業者にとって明らかであろう。本発明の範囲は以下の特許請求の範囲及びその均等の範囲で定義されるべきである。
【図面の簡単な説明】
【図１】本発明のネットワークセグメント及びブリッジデバイスの概略ブロック図である。
【図２】本発明によるパケットを通すためのブロックを示すブリッジデバイスの概略ブロック図である。
【図３】本発明による学習のためのブロックを示すブリッジデバイスの概略ブロック図である。
【図４】本発明によるブリッジデバイスの更に詳細なブロック図である。
【図５】本発明によるネットワークＡからのパケットに関する判断回路及びパススルー回路の回路図である。
【図６】本発明によるネットワークＢからのパケットに関する判断回路及びパススルー回路の回路図である。
【図７】本発明によるパススルー規則を図示する。
【図８】本発明によるテーブルを備えた選択回路とエントリストアのブロック図である。
【図９】本発明によるテーブルのブロック図である。
【図１０ａ】ハッシュ関数のブロック図である。
【図１０ｂ】周期冗長検査回路のブロック図である。
【図１１】本発明によるフィルタリング関数を示すチャートである。
【図１２】本発明によるネットワークＡからのパケットに関する自己学習及びフィルタリングを図示するフローチャートである。
【図１３】本発明によるネットワークＢからのパケットに関する自己学習及びフィルタリングを図示するフローチャートである。
【図１４】本発明によるネットワークＡからのパケットに関する自己学習及びフィルタリングを図示する更に詳細なフローチャートである。
【図１５】本発明によるネットワークＢからのパケットに関する自己学習及びフィルタリングを図示する更に詳細なフローチャートである。
【図１６】本発明による媒体アクセス制御（ＭＡＣ）ブロックを備えるブリッジデバイスの概略ブロック図である。
【図１７】本発明によるバッファの概略図である。
【図１８ａ】本発明によるブリッジデバイス及び２つの１００ＭＢ／ｓ衝突ドメインの概略ブロック図である。
【図１８ｂ】本発明によるブリッジデバイスと、１つの１０ＭＢ／ｓ衝突ドメインと、１つの１００ＭＢ／ｓ衝突ドメインとの概略ブロック図である。
【図１９】本発明による複合型１００Ｂａｓｅ−Ｔシステムの概略ブロック図である。
【図２０ａ】本発明によるビルドイン・ブリッジ・アプリケーションの概略ブロック図である。
【図２０ｂ】本発明による媒体独立インターフェース（ＭＩＩ）リピータ・アプリケーションの概略ブロック図である。
【図２０ｃ】本発明によるスタンドアローン・ブリッジ・アプリケーションの概略ブロック図である。
【符号の説明】
２０、２２、２４、２６、２８、３０ ネットワーク・セグメント
２１ ブリッジ・デバイス
３２、３４、３６、３８、４０、４２ ポート
４４ フィルタ
４５ ブリッジ・デバイス
４６，４８，５０，５２ ネットワーク・ノード
５３ ネットワーク・セグメント
５４，５６，５８，６０，６２ ネットワーク・ノード
５５ ネットワーク・セグメント
６４ フィルタ
７８、８２ ソース・アドレス
８０、８４ 宛先アドレス
８６、８８ ハッシュ回路
１００ アドレス・デコーダ
１０２ エージング・スイッチ
１２２ 判断回路
１２４ スイッチ
１２６ バッファ
１３８ タイマ
１４０ 消去回路
１６６ ＣＰＵインターフェース
３５６ ブリッジ・デバイス
３５８，３６０ 衝突ドメイン
３７２ リピータ
４６０ ＭＩＩ
４６２，４６４ レジスタ
【発明の属する技術分野】
本発明は、相互接続ネットワーク用デバイスの分野に関し、特に、相互接続ネットワークに関する自己学習機能を有するブリッジデバイスに関する。
【０００２】
【従来の技術】
ローカルエリアネットワーク（ＬＡＮ）がコンピュータ適用業務で使用される状況が増加している。ＬＡＮプロトコルの１つのタイプがイーサネットプロトコルである。イーサネットプロトコルでは、ネットワークは種々のセグメント即ち「衝突領域」に分けられている。各ネットワークセグメントは複数のノードからなっている。ノードは、ターミナル又はプリンタのようなネットワークのデバイスである。セグメントのノードが他のノードから突き止められ得る距離は、限られている。例えば、セグメント内の「ファーストイーサネット」では、ノードは２０５ｍまで離すことができるだけである。
２つのセグメントは、ブリッジデバイスを介して接続することができる。ブリッジは、１つのセグメント内で生ずる衝突が別のセグメントに影響しないように衝突領域を隔離する。一旦、２つのセグメントの衝突領域がブリッジによって分けられたならば、２つのノードは、同じ衝突領域にあったとしても、前にあった状態より遠くに離れたものとすることができる。
【０００３】
セグメンテーションの他の別のブリッジ機能は、フィルタリングである。フィルタリングの目的は、別のセグメントから入り込み、バンド幅を無駄にする好ましくない情報のトラフィックを遮断することである。ブリッジは、情報をパケットの形であるセグメントから別のセグメントへ渡す。種々の基準に基づいて、ブリッジは、いくつかのパケットを、それを受け取るところに転送しない。例えば、ブリッジと、テーブルのデータにアクセスするための方法と、これを遠隔局間でのデータのルーティングのために適用することは、１９９０年４月２５日に発行された欧州特許公開番号０，３６５，３３７，Ａ２（出願番号８９３１０７８９．６）のＭａｒｓｈａｌｌによる特許出願に記載されている。例えば、ＬＡＮ間接続装置は、米国特許第５，４７７，５４７号（Ｓｕｇｉｙａｍａ）に記載されている。
【０００４】
一つの基準として、パケットが同じセグメント（ローカルトラフィック）内の別のノードに向けられている場合、ブリッジはパケットを別のセグメントに転送すべきではないとすることが好ましい。このために、ブリッジは、特別なノードが特別なセグメントに存在するかどうかに関する情報を必要とする。ブリッジがこの情報を得ることができる一つの方法は、各セグメントからのパケットのソースアドレスを観察し、ソースアドレステーブルのあるセグメントからのパケットからソースアドレスをストアすることによる。パケットが到着するとき、ＣＰＵは、多くのエントリのテーブルを探索し、行先アドレスをそれらの各々と比較しなければならない。変形実施形態としてＣＰＵを使用して、探索及び比較機能はまた、連想記憶装置（ＣＡＭ）で実施され得る。ＣＡＭを使用することは、余分なハードウェア（ＣＡＭ）を要求し、ギガバイト／秒の速度を有するネットワークを基準化することは困難若しくは不可能である。ＦＤＤＩブリッジフレーム学習と、フィルタリング装置と、ソースアドレスがＣＡＭにストアされている方法とが、米国特許第５，４８１，５４０号（Ｇａｎｇ）に記載されている。
【０００５】
従って、パケットが別のネットワークセグメントに転送されるべきであるかどうか判断するために、ブリッジの効率的で低コストの探索が必要である。
ブリッジがテーブルの情報をストアすることによってノードの位置を学習するならば、次いで、ノードがその後移動されるならば、テーブルはもはや正確でなくても良い。それゆえ、テーブルがノードの位置のより最近のビューを反映するように、ブリッジのテーブルの更新をするための装置及び方法の必要性がある。
ソースアドレスに関する情報を有するテーブルが、ハッシュ関数によって指標付けられ得る。ハッシュ関数は、エントリをアドレスに関するテーブルに指標付けするために用いられ得る。しかしながら、ハッシュ関数の問題は、２つのアドレスが同じハッシュ値にマップし得ることである。例えば、ハッシングが使用される相互接続ネットワークのためのアドレス検査回路を備えるブリッジ装置は、米国特許第５，２４７，６２０号（Ｆｕｋｕｚａｗａ）に記載されている。
【０００６】
従って、ブリッジに関する複雑性及びコストを低減させるのを助け、ネットワーク媒体間の相互接続の機能性をより効率的に提供するのを助け、他のネットワークセグメントへのローカルパケットのリークを避けるのを助け、高速ネットワークのためにスケーラブルである、デバイスの必要性がある。
【０００７】
【課題を解決するための手段】
本発明は、第１のネットワーク媒体を第２のネットワーク媒体に接続するためのデバイスを提供する。第１のポートは第１のネットワーク媒体に接続され、第２のポートは第２のネットワーク媒体に接続される。メモリが、第１の複数の指示と第２の複数の指示とをストアする。第１の複数の指示の指示が、それぞれのセットのアドレスに対応し、それぞれのセットのアドレスの少なくとも１つのアドレスが第１のネットワーク媒体を介してアクセス可能であり得るかどうかを指示する。第２の複数の指示の指示が、それぞれのセットのアドレスに対応し、それぞれのセットのアドレスの少なくとも１つのアドレスが第２のネットワーク媒体を介してアクセス可能であり得るかどうかを指示する。接続回路が、第１のポート、第２のポート及びメモリに接続されている。接続回路によって、ポートは第１のネットワークから第２のネットワークにパケットを通させるか又はブロックさせることができる。パケットは宛先アドレスを有する。接続回路によって、ポートは、第１の複数の指示からの第１の指示と第２の複数の指示からの第２の指示とに基づいて通し又はブロックすることができる。第１の指示は、パケットの宛先アドレスを含むアドレスのセットに対応する。第２の指示は、パケットの宛先アドレスを含むアドレスのセットに対応する。
【０００８】
本発明の実施形態は、パケットのソースアドレスを読み込む第１の回路を含む。第１の回路は、第３の指示をパケットのソースアドレスに対応する第１の複数の指示に設定する。第２の回路は、第２のパケットのソースアドレスを第２のポートから読み込む。第２の回路は、第４の指示を第２の複数の指示に設定する。
第４の指示は、第２のパケットのソースアドレスに対応する。
本発明の実施形態は、中央演算処理装置（ＣＰＵ）が指示をメモリに設定することができる、メモリに対応するＣＰＵインターフェースを含む。
本発明の実施形態は、古いエントリをメモリから消去する、メモリに対応する消去回路を含む。
本発明の実施形態は、エージングタイマ及びメモリに対応するエージングタイマ及び消去回路を含む。本発明のこの実施形態では、第１の複数の指示は、第３の複数の指示と第４の複数の指示とを含む。第１の回路は、第３の指示をエージングタイマに基づいて第３の複数の指示及び第４の複数の指示に設定するように構成されている。消去回路は、エージングタイマに基づいて第３の複数の指示及び第４の複数の指示を消去するように構成されている。本発明の実施形態では、第１の指示が、第２のアドレスのセットの少なくとも１つのアドレスが第１のネットワーク媒体を介してアクセス可能であり得ることを示し、
第２の指示が、第４のアドレスのセットの少なくとも１つのアドレスが第２のネットワーク媒体を介してアクセス可能であり得ることを指示しない、
ならば、接続回路は、パケットを第１のネットワークセグメントから第２のネットワークセグメントにブロックするように構成される。
【０００９】
本発明の変形実施形態では、第２の指示が、パケットの宛先アドレスが第２のネットワークセグメントを介してアクセス可能であり得ることを指示するならば、接続回路は、第１のネットワークセグメントから第２のネットワークセグメントにパケットを通すように構成される。
本発明の変形実施形態は、パケットの宛先アドレスに対応する第１のインデックスを生成するインデックス生成回路と、第１のインデックスに基づいて第１の複数の指示から第１の指示を選択するセレクタ回路とを含む。セレクタ回路は、接続回路とインデックス生成回路とに接続される。本発明の変形実施形態では、インデックス生成回路はハッシュ回路を含み、第１のインデックスはパケットの宛先アドレスのハッシュ関数の結果を含む。
【００１０】
本発明の変形実施形態では、アドレスのそれぞれのセットが、媒体アクセス制御（ＭＡＣ）アドレスを含む。
本発明の変形実施形態では、第１のネットワーク媒体は、キャリア検検出多重アクセスプロトコルを使用するネットワークを含む。本発明の別の実施形態では、第１のネットワーク媒体は衝突ドメインネットワークセグメントを含む。
変形実施形態は、第１のネットワーク媒体を第２のネットワーク媒体に接続するための媒体アクセス制御（ＭＡＣ）層デバイスである。第１のポートは、第１のネットワーク媒体に接続される。第２のポートは、第２のネットワーク媒体に接続される。メモリは、第１のテーブル及び第２のテーブルを有する。第１の回路は、第１のポートからの第１のパケットを監視し、エントリを第１のパケットに対応して第１のテーブルに設定する。第１のテーブルのエントリは、第１のポートからの第１のパケットのソースアドレスに基づいて指標付けされる。第１のテーブルの少なくとも１つのエントリは、１以上のアドレスにマップされる。第２の回路は、第２のポートからの第２のパケットを監視し、エントリを第２のパケットに対応して第２のテーブルに設定する。第２のテーブルのエントリは、第２のポートからの第２のパケットのソースアドレスに基づいて指標付けされる。第３の回路は、第１のポートからの第１のパケットの宛先アドレスに基づいて、第１のテーブルからの第１のエントリ及び第２のテーブルからの第２のエントリを選択する。第１のポートからの第１のパケットのソースアドレスは、ＭＡＣアドレスを有し、第２のポートからの第２のパケットのソースアドレスは、ＭＡＣアドレスを有する。第３の回路は、
第１のエントリが設定されておらず、若しくは、
第１のエントリ及び第２のエントリの両方が設定されているならば、
第１のパケットを第１のポートから第２のポートに通す。
【００１１】
本発明は、ノード間の距離が衝突ドメイン制限を越えて拡張することができるように、ファースト・イーサーネット・リピータを互いにリンクさせるために経済的な解を与えるのを助ける。ブリッジによって結合された衝突ドメインネットワークを設計することによって、柔軟性が達成される。自己学習は、デバイスをプログラミングする必要を取り除くのを助ける。学習及びフィルタリング方法は、専用ＣＡＭハードウェアの必要性を取り除くのを助ける。
本発明の他の態様及び利点は、図面、詳細な説明及び特許請求の範囲から理解することができ得る。
【００１２】
【発明の実施の形態】
本発明の好ましい実施形態の詳細な説明を、図を参照して行う。
図１は、本発明の実施形態のアーキテクチャと、本発明の使用に関するコンテキストを図示する。セグメント２０，２４，２６，２８及び３０は、ブリッジデバイス２１を介して相互接続されている。ブリッジデバイス２１は、セグメント２０，２４，２６，２８及び３０から情報を受け、かかる情報を他のセグメントに渡すかどうか判断する。パケットはローカルアドレス（パケットが生成されたセグメント内部）、又は、非ローカルアドレス（パケットが生成されたセグメントの外部）に送られる。ブリッジ２１は、ローカルアドレスに宛先付けされたパケットをブロックし、非ローカルアドレスに宛先付けされたパケットを渡すのを助ける。フィルタ４４は、パケットをあるネットワークセグメントから別のネットワークセグメントに選択的にブロックし、または、渡す。
【００１３】
種々のポート３２，３４，３６，３８，４０及び４２に受け入れられたパケットのソースアドレスを観察することによって、ブリッジデバイス２１は、ネットワークセグメントがアドレスに関係していることを学習する。ブリッジデバイス２１が新しいパケットを受け取るとき、ブリッジデバイス２１は、パケットのソースアドレスに関するアドレスの位置のその知識を更新し、また、パケットの宛先アドレスに基づいたパケットを転送するかどうか決定する。
図１は、合計６つのネットワークセグメント（２０，２４，２８，２２，２６及び３０）を相互接続するブリッジを示す。変形実施形態のブリッジ２１は、別の数のネットワークセグメントを相互接続するために実行され得る。例えば、ブリッジ２１は、合計２つのネットワークセグメントを相互接続するように設計され得る。ある好ましい実施形態では、ブリッジ２１は、２つのネットワークセグメントに関する制御回路を含む単純な集積回路を含む。図２は、本発明に関するパケットを渡すためのブロックを示すブリッジデバイスの概略ブロック図である。図２は、ネットワークノード４６，４８，５０及び５２を含むネットワークセグメントＡ５３と、ネットワークノード５４，５６，５８，６０及び６２を含む第２のネットワークセグメントＢ５５と、ネットワークセグメント５３と５５を相互接続するブリッジデバイス４５とを含む。ブリッジデバイス４５は、フィルタ６４、及び、動的テーブルＡ０ ６６と、動的テーブルＡ１ ６８と、静的テーブルＡ ７０と、動的テーブルＢ０ ７２と、動的テーブルＢ１ ７４と、静的テーブルＢ ７６とを有するメモリ６５を含む。フィルタ６４は、動的テーブルＡ０ ６６と、動的テーブルＡ１ ６８と、静的テーブルＡ ７０と、動的テーブルＢ０ ７２と、動的テーブルＢ１ ７４と、静的テーブルＢ ７６に含まれる情報に基づいて、パケットをネットワークセグメントＡ５３からネットワークセグメントＢ５５に渡すかどうか判断する。テーブルは、ノードがブリッジの特別なサイドに存在するかどうかの指示を含む。指示がハッシュ値に基づいて指標付けされているので、２つの異なるアドレスが同じハッシュ値にマップされ得るという可能性がある。この可能性のために、正の指示がネットワークセグメントＡからのパケットのアドレスに対応するサイドＡテーブルに見つけられるならば、フィルタはまた、サイドＢテーブルをチェックする。図３は、本発明に関する学習のためのブリッジデバイス４５の概略ブロック図である。図３は、ソースアドレス７８と宛先アドレス８０とを含むセグメントＡからのパケットと、ソースアドレス８２と宛先アドレス８４とを含むセグメントＢからのパケットとを示す。ブリッジ４５は、ハッシュ回路８６と、動的テーブルＡ０ ６６と、動的テーブルＡ１ ６８と、静的テーブルＡ ７０と、ハッシュ回路８８と、動的テーブルＢ０ ７２と、動的テーブルＢ１ ７４と、静的テーブルＢ ７６とを含む。
【００１４】
ブリッジデバイス４５がアドレスを学習するとき、パケットのソースアドレスに対応する指示は、パケットが発信されるネットワークセグメントに関するテーブルにストアされる。ソースアドレス７８は、ハッシュ値を生成するためにハッシュ回路８６によってハッシュされ、指示は、テーブルＡ０ ６６又はテーブルＡ１ ６８のいずれかのハッシュ値によって指標付けされてストアされる。セグメントＢ５５からのソースアドレス８２は、ハッシュ値を生成するためにハッシュ回路８８によってハッシュされ、指示は、テーブルＢ０ ７２又はＢ１ ７４のいずれかにストアされ、ハッシュ値によって指標付けられる。ブリッジ４５の各サイドの複数の動的テーブルの使用によって、テーブルの古いエントリをエージング及びフラッシングさせることができる。例えば、古い指示が動的テーブルＡ１ ６８にストアされている間、新しい指示を動的テーブルＡ０ ６６にストアすることができ得る。ある時間（例えば、５分）後、テーブルＡ１ ６８からの古いエントリが消去され、次いで、動的テーブルＡ０ ６８が古いテーブルになり、新しいエントリが動的テーブルＡ１ ６８に書き込まれる。同様に、動的テーブルＢ０ ７２及び動的テーブルＢ１ ７４は、指示をエージングすることができ、且つ、古い指示を消去することができるように使用される。静的テーブルＡ７０及び静的テーブルＢ７６は、それらの存在が動的テーブルに記録されないように、それらのネットワークノードがそれらの存在を正常にブロードキャストしないとき、ノードがブリッジの特定のサイドに存在するかどうかの指示を提供するためにＣＰＵによって書き込まれる。
【００１５】
図４は、本発明に関するブリッジデバイスのより詳細なブロック図である。図４は、セグメントＡ９０からのソースアドレス９４と、セグメントＡ９０からの宛先アドレス９６と、セグメントＢ１６４からのソースアドレス１２８と、セグメントＢ１６４からの宛先アドレス１３０と、セグメントＡ９０又はセグメントＢ１６４から生成されるパケットをフィルタリングするための支援回路とを含む。
ポート９２は、ネットワークセグメントＡ９０に接続され、パケットをセグメントＡ９０から受け取る。ポート９２は、パケットをストアするためにバッファ１２６に接続される。ポート９２は、ソースアドレス９４をハッシュ回路９８に提供する。ソースアドレス９４、宛先アドレス９６、宛先アドレス１３０及びソースアドレス１２８は、各々６バイトＭＡＣレベルアドレスである。ハッシュ回路９８は、６バイトソースアドレス９４に応じて８ビットハッシュ値を提供する。ハッシュ回路９８は、アドレスデコーダ１００に接続される。アドレスデコーダ１００は、エージングスイッチ１０２を介して、動的テーブルＡ０ ６６と動的テーブルＡ１ ６８とに接続される。動的テーブルＡ０ ６６及び動的テーブルＡ１ ６８は、指示に対応するソースアドレスがネットワークセグメントＡ９０に存在することを指示するために、ハッシュ回路９８によって生成されるハッシュ値によって指標付けされた指示をストアする。エージングスイッチ１０２は、タイマ１０４に接続され、テーブルＡ０ ６６又はテーブルＡ１ ６８の指示がストアされるように制御する。消去回路１０６は、動的テーブルＡ０ ６６と動的テーブルＡ１ ６８とに接続され、タイマ１０４に基づいて動的テーブルの古いエントリを消去する。
【００１６】
ハッシュ回路１０８は、ポート９２に接続され、セグメントＡ９０からのパケットから宛先アドレス９６を受け取り、ハッシュ値を形成するために宛先アドレスをハッシュする。ハッシュ回路１０８からのハッシュ値は、ハッシュテーブルに指標付けし、ハッシュ値に対応する指示を得るのに使用される。ハッシュ回路１０８は、アドレスデコーダ１１０と、アドレスデコーダ１１２と、アドレスデコーダ１１４と、アドレスデコーダ１１６と、アドレスデコーダ１１８と、アドレスデコーダ１２０とに接続される。アドレスデコーダ１１０は、動的テーブルＡ０ ６６に接続される。アドレスデコーダ１１２は、動的テーブルＡ１ ６８に接続される。アドレスデコーダ１１４は、静的テーブルＡ７０に接続される。アドレスデコーダ１１６は、動的テーブルＢ０ ７２に接続される。アドレスデコーダ１１８は、動的テーブル１７４に接続される。アドレスデコーダ１２０は、静的テーブルＢ７６に接続される。判断回路１２２の入力は、アドレスデコーダ１１０と、アドレスデコーダ１１２と、アドレスデコーダ１１４と、アドレスデコーダ１１６と、アドレスデコーダ１１８と、アドレスデコーダ１２０とに接続されている。判断回路１２２の出力は、スイッチ１２４を介して、パスの制御に接続されている。スイッチ１２４を介するパスの入力は、バッファ１２６に接続される。スイッチ１２４を介するパスの出力は、セグメントＢ１６４に接続されるポート１６２に接続される。
【００１７】
セグメントＢ１６４は、ポートＢ１６２に接続される。ハッシュ回路１３２は、ソースアドレス１２８をポート１６２から受け取る。ハッシュ回路１３２は、アドレスデコーダ１３４に接続され、ハッシュ値をアドレスデコーダ１３４に提供する。アドレスデコーダ１３４は、アドレスデコーダ１３４からのハッシュ値によって指標付けされたテーブルＢ０ ７２又はテーブルＢ１ ７４に指示を書き込むために、エージングスイッチ１３６を介して動的テーブルＢ０ ７２と動的テーブルＢ１ ７４とに接続される。エージングスイッチ１３６は、タイマ１３８に接続され、タイマ１３８に依存して書き込まれるテーブル指示を制御する。消去回路１４０は、動的テーブルＢ０７２と動的テーブルＢ１ ７４に接続され、それぞれのテーブルの古いエントリを消去する。ＣＰＵインターフェース１６６は、ＣＰＵと、静的テーブルＡ７０及び静的テーブルＢ７６とに接続され、ＣＰＵインターフェースによってＣＰＵが静的テーブル内にエントリを書き込むことができる。
【００１８】
ハッシュ回路１４１は、宛先アドレス１３０を受け取り、宛先アドレス１３０に対応したハッシュ値を提供するためにポート１６２に接続される。ハッシュ回路１４１は、アドレスデコーダ１４２と、アドレスデコーダ１４６と、アドレスデコーダ１４８と、アドレスデコーダ１５０と、アドレスデコーダ１５２と、アドレスデコーダ１５４とに接続されている。アドレスデコーダ１４２は、動的テーブルＢ０ ７２に接続される。アドレスデコーダ１４６は、動的テーブルＢ１７４に接続される。アドレスデコーダ１４８は、静的テーブルＢ７６に接続される。アドレスデコーダ１５０は、動的テーブルＡ０ ６６に接続される。アドレスデコーダ１５２は、動的テーブルＡ１ ６８に接続される。アドレスデコーダ１５４は、静的テーブルＡ７０に接続される。判断回路１５６の入力は、アドレスデコーダ１４２と、アドレスデコーダ１４６と、アドレスデコーダ１４８と、アドレスデコーダ１５０と、アドレスデコーダ１５２と、アドレスデコーダ１５４とに接続されている。判断回路１５６の出力は、回路１５８を介してパスの制御入力に接続される。回路１５８を介するパスはバッファ１６０とポート９２とに接続される。
【００１９】
書込制御状態機械１６８は、ソースアドレスに対応する指示を書き込む間、ブリッジの作動を制御する。読取制御状態機械１７０は、指示を読み込み、ネットワークセグメントからのパケットを通し又はブロックすることを制御する。
セグメントＡ９０からの新しいパケットがポート９２に到着したとき、パケット９４のソースアドレスは、８ビットハッシュ値を生成するためにハッシュされる。１ビット指示が、動的テーブル（動的テーブルＡ０ ６６又は動的テーブルＡ１ ６８）のうちの一つにストアされる。この１ビット指示は、パケットのソースアドレスをハッシュすることによって得られるハッシュ値によって指標付けされる。各テーブルは、２５６の可能なハッシュ値に対応するエントリを提供するために２５６の１ビットエントリを含む。テーブルＡ０ ６６又はテーブルＡ１６８は、タイマ１０４に依存してエージングスイッチ１０２によって制御される際に、別々に書き込まれる。この仕方では、動的テーブルＡ０ ６６及び動的テーブルＡ１ ６８は、稼働中のテーブル及び履歴テーブルの役割を果たすように別々である。の役割を果たすように交互である。タイマが５分後に期限切れになったとき、より古いエントリ（履歴テーブル）を有するテーブルは消去回路１０６によって消去される。次いで、履歴テーブルは稼動テーブルとなり、エントリは、次の５分間の間に、その中に書き込まれる。同様に、ネットワークＢからのパケットのソースアドレスは、ハッシュ値を得るためにハッシュされ、指示（１ビット）は、ソースアドレスに対応するアドレスがサイドＢに存在することを示すために、動的テーブルＢ０ ７２か動的テーブルＢ１ ７４のいずれかにストアされる。また、動的テーブルＢ０ ７２及び動的テーブルＢ１ ７４は、古い指示をエージングし且つ消去することを行うための指示を書き込むために別々に使用される。静的テーブルＡ７０及び静的テーブルＢ７６は、普段はパケットをブロードキャストしないノードに対応する指示をストアし、従って、通常は、対応する指示を動的テーブルに有していない。ＣＰＵは、ＣＰＵインターフェース１６６を介して指示を静的テーブルＡ７０及び静的テーブルＢ７６に書き込む。判断回路１２２は、パケットがセグメントＡ９０からセグメントＢ１６４に渡されるかどうか制御する。パケットがセグメントＡからセグメントＢに渡されたかどうかは、静的テーブル及び動的テーブルにストアされた指示に基づいて判断回路１２２によって判断される。同様に、パケットがセグメントＢからセグメントＡに渡されたかどうかは、静的テーブル及び動的テーブルの指示に基づいて判断回路１５６によって判断される。
【００２０】
パケットがネットワークセグメントから到着したとき、指示は、そのパケットのソースを示すために、対応する動的テーブルにストアされる。パケットの宛先アドレスは、パケットが宛先アドレスに対応するテーブルの指示に基づいた別のネットワークセグメントに転送されるべきかどうか判断するのに用いられる。
図５は、判断回路及び、本発明によるネットワークＡからのパケットのためのパススルー回路の回路図である。ＯＲゲート１８４の入力は、アドレスレコーダ１１４を介して静的テーブルＡ７０と、アドレスレコーダ１１２を介して動的テーブルＡ１ ６８と、アドレスレコーダ１１０を介して動的テーブルＡ０ ６６とに接続されている。ＯＲゲート１８０の入力は、アドレスレコーダ１２０を介して静的テーブルＢ７６と、アドレスレコーダ１１６を介して動的テーブルＢ０７２と、アドレスレコーダ１１８を介して動的テーブルＢ１ ７４とに接続されている。ＯＲゲート１８４の出力は、ＮＡＮＤゲート１８６の入力に接続されている。ＯＲゲート１８０の出力は、インバータ１８２の入力に接続されている。インバータ１８２の出力は、ＮＡＮＤゲート１８６の入力に接続されている。ＮＡＮＤゲート１８６の出力は、パススルー回路が、パケットに対応する指示が静的テーブルＢ７６、動的テーブルＢ０ ７２又は動的テーブルＢ１ ７４に設定されているならばパケットを通すことができ、対応する指示が静的テーブルＡ７０、動的テーブルＡ１ ６８及び動的テーブルＡ０ ６６に設定されていなければパケットを通すようにパススルー回路１２４の制御に接続されている。
【００２１】
図６は、判断回路及び、本発明によるネットワークＢからのパケットのためのパススルー回路の回路図である。ＯＲゲート１９０の入力は、アドレスレコーダ１５４を介して静的テーブルＡ７０と、アドレスレコーダ１５２を介して動的テーブルＡ１ ６８と、アドレスレコーダ１５０を介して動的テーブルＡ０ ６６とに接続されている。ＯＲゲート１９４の入力は、アドレスレコーダ１４８を介して静的テーブルＢ７６と、アドレスレコーダ１４２を介して動的テーブルＢ０７４と、アドレスレコーダ１４６を介して動的テーブルＢ１ ７４とに接続されている。ＯＲゲート１９０の出力は、インバータ１９２の入力に接続されている。ＯＲゲート１９４の出力は、ＮＡＮＤゲート１９６の入力に接続されている。ＮＡＮＤゲート１９６の出力は、パススルー回路１５８の制御に接続されている。判断回路１５６は、パケットがネットワークセグメントＢ１６４をネットワークセグメントＡ９０に通すかどうかを制御する。
【００２２】
図７は、本発明によるパススルー規則を図示する。番号０は、指示が特定のテーブルに設定されていないことを表わしており、例えば、Ａ０の下の第１のエントリは０である。このことは、対応する指示が現在の設定でないことを表わしている。番号１は、対応する指示が設定されていることを示す。例えば、Ａ０の下の第２のエントリは１であり、Ａ０の対応するエントリが設定されていることを示す。文字「Ｘ」は、「Ｘ」で示される対応する値が関連性のない特定の行に関して示しており、それが０であろうと１であろうと、その結果は同じである。第１行では、（イネーブルカラムＥＮの１によって表わされているように）チャートは割込み可能なパススルーを示し、Ａ０の対応するエントリが設定されていないとき、Ａ１は設定されておらず、静的テーブルＡは設定されていない。チャートの第１行に表わされている特定の状態に関して、Ｂ０、Ｂ１及び静的テーブルの値は、対応するエントリのＸによって表わされているように無関係である。従って、セグメントＡノードに対応するテーブルが対応する指示で設定されていなければ、パケットはセグメントＡからセグメントＢに通され、セグメントＢに対応するいかなるテーブルもが対応する指示で設定されているならば、パケットはセグメントＡからセグメントＢに通される。図７の下半分は、パケットをセグメントＢ１６４からセグメントＡ１９０に通すための規則を示す。
図８は、本発明によるテーブルを有するエントリストアと選択回路のブロック図である。アドレスデコーダ１００及びアドレスデコーダ１１０は、マルチプレクサとして各々実行される。ハッシュ回路９８は、第１のハッシュ値を生成するためにソースアドレス９６をハッシュする。第１のハッシュ値は、エントリを動的テーブルＡ０ ６６に書き込むために、アドレスデコーダ１００によって使用される。動的テーブル６６に書き込まれたエントリは、ハッシュ回路９８によって提供される第１のハッシュ値によって指標付けされる。宛先アドレス９４は、第２のハッシュ値を生成するために、ハッシュ回路１０８によってハッシュされる。第２のハッシュ値は、動的テーブルＡ０ ６６からの宛先アドレス９４に対応する指示を選択する際、アドレスデコーダ１１０によって使用される。６バイトアドレス（ＭＡＣアドレス）が８ビットハッシュ値内にハッシュするのに使用されるので、２又はそれ以上のアドレスが同じハッシュ値にハッシュする可能性がある。従って、第２ハッシュ値が設定されているならば、それは宛先アドレス９４と等しいソースアドレスを有するパケットに対応して設定されることがあり、宛先アドレス９４と等しくないが同じ８ビットハッシュ値にハッシュするソースアドレスを有するパケットによって設定され得る。
【００２３】
図９は、本発明によるテーブルのブロック図である。動的テーブルＡ０ ６６は、ブリッジデバイスによって使用される他のテーブル（動的テーブルＡ１ ６８、動的テーブルＢ０ ７２、動的テーブルＢ１ ７４、静的テーブルＡ７０及び静的テーブルＢ７６）と同じ方法で構築される。テーブルＡ０ ６６は合計２５６のエントリを含み、各エントリは、アドレスのセットのうちの少なくとも１つのアドレスがブリッジの特定のサイドに存在するかどうかの指示に対応する。２５６の指示の間の各指示は、１ビット値としてストアされる。各１ビット値は、例えば、フリップフロップ２００−０のような、単一のＤフリップフロップによってストアされる。従って、動的テーブルＡ０は、フリップフロップ２００−７を介するフリップフロップ２００−０と、フリップフロップ２０２−７を介するフリップフロップ２０２−０と、合計２５６のフリップフロップを有する他のフリップフロップとを含む。指示は、アドレスデコーダ１００によってテーブルＡ０ ６６に選択されるにつれて、ハッシュ回路９８によって生成されたハッシュ値によって指標付けされるテーブルＡ０ ６６の位置にフリップフロップを設定することによってテーブルＡ０ ６６内に書き込まれる。テーブルＡ０は、テーブルＡ０を含む全てのフリップフロップをクリアすることによって消去される。テーブルは、３２の８ビットレジスタからなる。図９に示した各カラムは８ビットレジスタからなり、例えば、行はフリップフロップ２００−７を介するフリップフロップ２００−０からなる。リセット後、対応するサイドに受け入れられた全てのパケットが転送される方法で、全てのテーブルは「０」にクリアされる。静的テーブルエントリは設定され、外部ＣＰＵによってクリアされる。動的テーブルは選定され、学習及びエージングプロセス中にクリアされる。
【００２４】
図１０ａは、本発明の実施形態によるハッシュ関数のブロック図である。非マルチキャスト及び非ブロードキャストパケットの宛先アドレス２１０の最初の６バイトは、ＩＥＥＥ規格８０２．３イーサネット周期冗長検査（ＣＲＣ）ファンクション（ブロック２１２）を介して送られる。３２ビットＣＲＣ値２１４は、ＣＲＣファンクション２１２から生じる。３２ビットＣＲＣ値２１４の最上位の８ビットは、ラッチされる（ブロック２１６）。これらの８ビットは、指示（１ビット）をテーブル（例えば、動的テーブルＡ０ ６６、動的テーブルＡ１ ６８、動的テーブルＢ０ ７２又は動的テーブルＢ１ ７４）に指標付けするためにデコードされる。デコードのために、最下位の５ビット（アイテム２１９）は、テーブル（例えば、動的テーブルＡ０ ２１６）の３２のレジスタの間の１つのレジスタに指標付けし、最上位の３ビット（アイテム２２０）は、選択されたレジスタのビットに指標付けする。図１０ａに示された例では、宛先アドレスはレジスタ２１、ビット２にハッシュするのが分かる。ハッシュ関数はまた、テーブルにストアされた指示をストアするためにソースアドレスをハッシュし、指示を静的テーブル（政敵テーブルＡ７０及び静的テーブルＢ７６）から得るために宛先アドレスをハッシュするために使用される。
【００２５】
図１０ｂは、周期冗長検査（ＣＲＣ）回路のブロック図である。アドレスビットは、媒体独立インターフェース（ＭＩＩ）４６０から得られ、８ビットハッシュ値４８２を生ずるためにＣＲＣ回路によって処理される。ＣＲＣ回路は、レジスタ４６２及び４６４と、排他的論理和（ＸＯＲ）論理ブロック４６６、４７６、４７８及び４８０と、Ｄフリップフロップ４６８、４７０、４７２及び４７４とを含む。
ＭＩＩ４６０からのアドレスビットはレジスタ４６２によって受け入れられる。レジスタ４６２の出力は４ビット値であり、レジスタ４６４の入力とＸＯＲ４６６の入力とに接続される。レジスタ４６４の出力は４ビット値であり、ＸＯＲ４６６への８ビット入力として、レジスタ４６２からの出力と結合される。ＸＯＲ４６６の出力は、ＸＯＲ４７６の入力と、ＸＯＲ４７８の入力と、ＸＯＲ４８０の入力と、Ｄフリップフロップ４７４の入力とに接続される。ＸＯＲ４７６の出力は、Ｄフリップフロップ４６８の入力に接続される。Ｄフリップフロップ４６８の出力は、８ビットハッシュ値４８２として、ＸＯＲ４６６の入力に接続される。ＸＯＲ４７８の出力は、Ｄフリップフロップ４７０の入力に接続される。Ｄフリップフロップ４７０の出力は、ＸＯＲ４７６の入力に接続される。ＸＯＲ４８０の出力はＤフリップフロップ４７２の入力に接続される。Ｄフリップフロップ４７２の出力はＸＯＲ４７８の入力に接続される。Ｄフリップフロップ４７４の出力はＸＯＲ４８０の入力に接続される。
【００２６】
ＣＲＣハッシュ関数をここに記載したけれども、他の決定性ランダム化関数が、指示をテーブルに指標付けすることによってインデックス値を生成するのに使用されることができることは明らかである。周期冗長検査の議論に関しては、ローカルエリアネットワークに関するAmerican Standard IEEE規格：ANSI/IEEE Std 802.3-1985 ISO Draft International Standard 8802/3: Carrier Sense Multiple Access with Collision Detection (CSMA/CD) Access Method and Physical Layer Specifications, Technical Committee on Computer Communications of the IEEE Computer Society（１９８３年６月２４日承認、American National Standards Institute１９８４年１１月２１日ＩＥＥＥ規格会議）を参照し、これを参考文献としてここに組み入れる。特にその文献の３．２．８章を参照のこと。
【００２７】
図１１は、本発明によるフィルタリング関数を図示するチャートである。自己学習モードが選択されている１乃至１６の場合では、ブロックされているパケットの番号が、各個別のケースによってフィルタリングされるそれらと、並びに、自己学習テーブルによって拒否されたそれらとを含む。逆フィルタリングオプションが起動されるならば（ケース１７，１８，１９）、ブロードキャスト又はマルチキャストパケットだけが転送され、パケットの残りはフィルタリングオプションの設定にかかわらずブロックされる。ブロードキャストフィルタでは、４８ビット宛先アドレスに全て「１」を持ったパケットは転送されない。マルチキャストパケットフィルタでは、グループアドレスビットに「１」を持ったパケットは転送されず、これはブロードキャストパケットを含まない。自己アドレッシングパケット（ＤＡ＝ＳＡ）フィルタでは、同じ宛先アドレスとソースアドレスをもったパケットは転送されない。逆ブロードキャストフィルタでは、４８ビット判断アドレスに全て「１」を持ったパケットだけが転送される。逆マルチパケットフィルタでは、グループアドレスであるがブロードキャストアドレスでないものに「１」を持ったパケットだけが、転送される。
【００２８】
２５６ビット静的ハッシュフィルタでは、２つの静的ハッシュフィルタテーブルＳＴＡＴＡ及びＳＴＡＴＢがある。ポートＡからの非マルチキャスト／ブロードキャストパケットの宛先アドレスは、対応するビットをＳＴＡＴＡ及びＳＴＡＴＢに提供するために、上述したようにハッシュされる。ＳＴＡＴＡに指標付けされたビットが「１」に設定され、且つ、ＳＴＡＴＢの対応するビットが「１」に設定されないならば、このパケットはポートＢ内に転送されないようにブロックされる。ＳＴＡＴＡの指標付けされたビット及びＳＴＡＴＢの対応するビットが共に「１」に設定されるならば、パケットはブロックされない。ポートＢからポートＡにフィルタリングするハッシュは、同じ方法で働く。
図１２は、本発明によるネットワークＡからのパケットに関する自己学習及びフィルタリングを図示するフローチャートである。第１のパケットは、セグメントＡから受信される（ステップ２４６）。テーブルＡでは、パケットのソースアドレスに対応する指示がストアされている。次のテーブルＡは、テーブルＡの指示がパケットの宛先アドレスに対応して存在するかどうか判断するためにチェックされる。パケットへの宛先アドレスに対応するテーブルＡの指示が存在しないならば、次いで、パケットはネットワークセグメントＢに通される（ステップ２５６）。パケットの宛先アドレスに対するテーブルＡの指示が存在しているならば、次いで、パケットの宛先アドレスに対応するテーブルＢの指示が存在するかどうか判断される（ステップ２５２）。パケットの宛先アドレスに対応するテーブルＢの指示が存在しているならば、次いで、パケットはネットワークセグメントＢに通される（ステップ２５６）。パケットの宛先アドレスに対応するテーブルＢの指示が存在していないならば、次いで、パケットはブロックされる（ステップ２５４）。従って、パケットの宛先アドレスに対応するテーブルＡの指示が存在していないならば、次いで、テーブルＢはチェックされない。さもなければ、テーブルＢはチェックされる。同じハッシュ値にハッシュするアドレスのセットの別のアドレスが、セットされ得るテーブルＡの指示の原因となっている状況を説明するのを助けるために、パケットの宛先アドレスに対応するテーブルＡの指示が存在するならば、テーブルＢはチェックされる。
【００２９】
図１３は、本発明によるネットワークＢからのパケットに関して自己学習し、フィルタリングすることを図示するフローチャートである。パケットをネットワークセグメントＢから受け取る（ステップ２５８）。指示をパケットのソースアドレスに対応するテーブルＡにストアする（ステップ２６０）。テーブルＢは、パケットの宛先アドレスに対応する指示がテーブルＢに存在するかどうか判断するためにチェックされる（ステップ２６２）。パケットの宛先アドレスに対応するテーブルＢの指示が存在しないならば、次いで、パケットをネットワークセグメントＡに通す（ステップ２６８）。パケットの宛先アドレスに対応するテーブルＢの指示が存在するならば、次いで、テーブルＡは、パケットの宛先アドレスに対応する指示がテーブルＡに存在するかどうか判断するためにチェックされる（ステップ２６４）。パケットの宛先アドレスに対応するテーブルＡの指示が存在するならば、次いで、パケットをネットワークセグメントＡに通す（ステップ２６８）。パケットの宛先アドレスに対応するテーブルＡの指示が存在しないならば、次いで、パケットをブロックする（ステップ２６６）。
【００３０】
図１４は、本発明によるネットワークセグメントＡからのパケットに関する自己学習及びフィルタリングを図示するより詳細なフローチャートである。パケットをサイドＡから受け取る（ステップ２７０）。ソースハッシュ値を形成するために、サイドＡからのパケットのソースアドレスをハッシュする（ステップ２７２）。ソースハッシュ値に基づいてテーブルＡ０又はテーブルＡ１にビットを設定する（ステップ２７４）。次に、宛先ハッシュ値を形成するために、宛先アドレスをハッシュする（ステップ２７６）。次に、これらのテーブルのいずれもが宛先ハッシュ値に対応する指示ビットセットを有するかどうか判断するために、テーブルＡ０、Ａ１及びＳＴＡＴＡをチェックする。これらのテーブルのいずれもが宛先ハッシュ値に対応するビットセットを有しないならば、次いで、パケットをセグメントＢに通す（ステップ２８４）。テーブルＡ０、Ａ１又はＳＴＡＴＡのうちの少なくとも１つが、宛先ハッシュ値によって指標付けされたエントリにビットセットを有するならば、次いで、宛先ハッシュ値に対応する位置でテーブルＢ０、Ｂ１及びＳＴＡＴＢをチェックする(ステップ２８０)。宛先ハッシュ値によって指標付けされた対応するビットのうちの少なくとも１つがテーブルＢ０，Ｂ１又はＳＴＡＴＢに設定されているならば、次いで、パケットをセグメントＢに通す（ステップ２８４）。Ｂ０、Ｂ１又はＳＴＡＴＢのいずれかに宛先ハッシュ値によって指標付けされたビットセットがないならば、次いで、パケットをブロックする（ステップ２８２）。
【００３１】
ステップ２７４では、ビットは、エージングタイマに依存するテーブルＡ０又はテーブルＡ１のいずれかに設定される。この仕方では、テーブルＡ０及びＡ１は、より古い指示のセット及び指示のより新しいセットをストアさせることができる。所定時間（５分）後、より古いテーブルのエントリが消去され、次いで、新しいテーブルが古いテーブルとなり、次いで、新しいエントリが、以前のより古いテーブルに書き込まれ得る。エージングタイマは、フラッシュされる前に、動的ハッシュテーブルを保持するためのインターバル時間を決定するのに使用される。エージングタイマのインターバルは、ピンを調節することによって、又は、本発明の集積回路の実施形態のエージングタイマレジスタをプログラミングすることによって選択される。本発明の一の実施形態では、最小エージング時間は５分であり、最大は１２７５分である。変形実施形態では、エージングタイマは、古いエントリのフラッシングが生じないように、ターンオフされ得る。他の可能なエージング時間設定を有する本発明の他の実施形態が可能である。
【００３２】
図１５は、本発明によるネットワークＢからのパケットに関する自己学習及びフィルタリングを図示するより詳細なフローチャートである。パケットをサイドＢから受け取る（ステップ２８８）。ソースハッシュ値を形成するために、サイドＢからのパケットのソースアドレスをハッシュする（ステップ２９０）。テーブルＢ０又はテーブルＢ１のビットが、ステップ２９０で得られたソースハッシュ値に対応して設定される（ステップ２９２）。宛先ハッシュ値を形成するために、パケットの宛先アドレスをハッシュする（ステップ２９４）。宛先ハッシュ値に対応するビットが、テーブルＢ０、テーブルＢ１又はテーブルＳＴＡＴＢのいずれかに存在するかどうか判断する。宛先ハッシュ値によって指標付けされた対応する宛先ビットが、テーブルＢ０、テーブルＢ１又はテーブルＳＴＡＴＢに設定されていなければ、次いで、パケットをセグメントＡに通す（ステップ３０２）。宛先ハッシュ値によって指標付けされた対応するエントリがテーブルＢ０、テーブルＢ１又はＳＴＡＴＢに存在するならば、次いで、それらが宛先ハッシュ値によって指標付けされた指示ビットを含むかどうか判断するために、テーブルＡ０、テーブルＡ１及びテーブルＳＴＡＴＡをチェックする（ステップ２９８）。指示が、テーブルＡ０、テーブルＡ１又はＳＴＡＴＡの宛先ハッシュ値によって指標付けされたセットであるならば、次いで、パケットをセグメントＡに通す（ステップ３０２）。宛先ハッシュ値によって指標付けされた指示がテーブルＡ０、テーブルＡ１又はＳＴＡＴＡのセットでないならば、次いで、パケットをブロックする（ステップ３００）。
【００３３】
図１６は、本発明による媒体アクセス制御（ＭＡＣ）ブロックを備えるブリッジデバイスの概略ブロック図である。ブリッジデバイス３２４は、受信ＭＡＣ３２６と、転送ＭＡＣ３２８と、受信ＭＡＣ３３０と、転送ＭＡＣ３３２と、ハッシュフィルタ３３８と、バッファ管理ブロック３４０と、バッファＢ３３４と、バッファＡ３３６とを含む。受信ＭＡＣ３２６は、パケットを第１のネットワークから受け取り、パケットをバッファＢ３３４に入れる。転送ＭＡＣ３３２は、パケットをバッファＢ３３４から第２のネットワークに転送する。受信ＭＡＣ３３０は、パケットを第２のネットワークから受け取り、それらのパケットをバッファＡ３３６内に入れる。転送ＭＡＣ３２８は、パケットをバッファＡ３３６から第１のネットワークに転送する。ハッシュフィルタ３３８は、パケットが、第１のネットワークから第２のネットワークに通されたか、若しくは、第２のネットワークから第１のネットワークに通されたかどうかを制御し、かかる第１のネットワークは、パケットの宛先アドレスのハッシュ値に基づき、及び、パケットのアドレスに対応する指示をストアするテーブルに基づく。バッファ管理３４０は、バッファＢ３３４及びバッファＡ３３６を管理する。ＭＡＣは、半二重及び全二重の実施形態で完全にＩＥＥＥ８０２．３準拠である。
【００３４】
図１７は、本発明によるバッファの概略図である。バッファ３４４は、ポートＡ及びポートＢに結合されたネットワークセグメントからのパケットをストアする。メモリは、２つのセクションに分割される。セクションＡは、ポートＡに関するバッファを受け入れ、セクションＢはポートＢに関する。バッファ３４４は６４ＫＢのサイズからなる。ポートＡからのパケット（例えば、パケット３４６、３４８、３５０）はバッファ３４４の第１の３２ＫＢにストアされる。ネットワークセグメントＢからのパケット（例えば、パケット３５２，３５４）は、バッファ３４４の第２の３２ＫＢにストアされる。バッファは高速（２０ｎｓｅｃ又はそれ以上）ＳＲＡＭで実行される。最小でも１６ＫＢのバッファメモリが必要であるが、２５６ＫＢバッファが、より高性能に関しては好ましい。各セクションのサイズは、外部ピンを介して構成される。変形実施形態では、バッファのセクションが一旦いっぱいになったときに動的バッファ割り当てをすることができるように、自動サイジングを使用することができる。図１８は、割り当てがポートＡとポートＢとの間で１対１であるバッファ３４４の内部構造を示す。各バッファの最後のワードは状況ストレージである。パケットを受信した後、ブリッジは、パケット長をストレージに書き込む。不良パケットをエンドで拒絶し、バッファを再生する。リセット後、両サイドは１００Ｍｐｓで選択され、Ａ及びＢのバッファサイズは等しい。最小サイズのパケットバッファは２ＫＢである。バッファメモリは４つのモードを有する：
(1)Ａから受信し、Ｂに転送する
(2)Ｂから受信し、Ａに転送する
(3)Ａから受信し、Ｂから受信する
(4)Ａに転送し、Ｂに転送する
全てのパケットが受信され、全てのバッファ空間が利用可能でないならば、ｂｕｆｆ＿ｆｕｌｌピンは、空のバッファが無い限りアサートされる。全二重モードでは、フロー制御機構が使用可能ならば、全てのバッファ空間が利用可能でないことを信号で伝えるために、休止パケットが他のエンドに送信される。他のエンドがパケットを使うことを止めさせるための休止タイマの時間間隔は、シリアルＥＥＰＲＯＭによって決定される。
【００３５】
２つの可能な転送モード及び２つの送信プロトコルが、ブリッジデバイスのピンを介して選択されうる。転送モードは、完全なパケットストア及び転送、又は、６４バイトストア及び転送のいずれかである。完全なパケットストア及び転送モードでは、完全なパケットが受け取られてチェックされ、不良形成パケットが破棄され、バッファが再生された後に、パケットが転送されるだけである。６４バイトストア及び転送モードでは、ブリッジは、一旦最初の６４バイトが衝突なしで受信されるならば、受信パケットを転送するが、受信中ならば、別のパケットが伝送され、或いは、伝送されるように待機し、このオプションは、影響を有しない、即ち、受信されたパケットは全部バッファに入れられ得る。半二重伝送プロトコルでは、衝突検出機能を備えたキャリア検知多重アクセス（ＣＳＭＡ／ＣＤ）プロトコルが実行される。全二重及び完全制御プロトコルでは、衝突及びキャリア検知検出なしで、伝送は、第６４のバイトの位置又はパケットの最後ではじまる。休止パケットが受信され、伝送の使用が、休止時間の満了まで中断されている。
【００３６】
ポートＡに４つのタイプの物理的インターフェースと、ポートＢに６つのタイプの物理的インターフェースとが、異なるアプリケーションを収容するために提供される。これらのインターフェースは、１０／１００ＭＩＩデータインターフェース、１００Ｍ ＴＸ／ＦＸインターフェース、及び、１０Ｍシリアルインターフェースである。ポートＡ及びＢの物理的インターフェースは、それぞれのポートに対応するピンを介して独立して選択され得る。フレーム４ビット・ニブル・ワイド同期式データパス及び制御信号を有し、最も一般的に使用されている１０／１００ＭＩＩデータインターフェースが、２つのグループに分類されている。ＭＡＣ−ＭＩＩインターフェースは、ＰＨＹデバイスからＲＸＤ［３：０］を介してデータを受け取り、ＴＤＸ［３：０］を介してデータを送り、ＰＨＹ−ＭＩＩインターフェースはＭＡＣのようなデバイス又はリピータデバイスからＴＤＸ［３：０］を介してデータを受け取り、ＲＸＤ［３：０］を介してデータを送る。１０Ｍ ＭＩＩの４ビット・ニブル・モードはまた、データを２．５ＭＨｚクロック速度で伝送することによって使用可能である。１００Ｍ ＴＸ／ＦＸインターフェースは、情報をＭＡＣ及びリピータへ、及び、ＭＡＣ及びリピータから転送することができ、該リピータは２５ＭＨｚのクロック速度で下位の待ち時間を有するフレームのない５ビットのデータを使用する。５ビット・コード・グループは検出されず、「ストリーム」と呼ばれる外部１００ＢＡＳＥ−Ｘ物理的プロトコルデータユニットを意味しない。ポートＢだけが、１０ＭＨｚクロック速度でシリアルデータストリームを備えるデータを伝送するために、１０Ｍシリアルモードに構成されうる。１０Ｍシリアルモードの２つのタイプが利用可能であり、ＭＡＣシリアルモードによって、「７ワイヤ」インターフェースを１０Ｂａｓｅ−Ｔ ＰＨＹにさせることができ、ＰＨＹシリアルモードによって、「７ワイヤ」インターフェースを１０Ｂａｓｅ−Ｔ ＭＡＣにさせることができる。
これらのインターフェースは、ＭＡＣシリアルモードに関する（１，０，０）及びＰＨＹシリアルモードに関する（１，０，１）でPHY2-0#Bを設定することによって選択される。
インターフェース選択を以下に詳細に示す：
ポートＡの物理的インターフェース 速度（Ｍｂ／ｓ）
ＭＡＣ−ＭＩＩ（ＰＨＹに接続） １０／１００
ＰＨＹ−ＭＩＩ（ＭＡＣに接続） １０／１００
ＦＸ １００
ＴＸ １００
ポートＢの物理的インターフェース 速度（Ｍｂ／ｓ）
ＭＡＣ−ＭＩＩ（ＰＨＹに接続） １０／１００
ＰＨＹ−ＭＩＩ（ＭＡＣに接続） １０／１００
ＦＸ １００
ＴＸ １００
ＭＡＣシリアル（ＰＨＹに接続） １０
ＰＨＹシリアル（ＭＡＣに接続） １０
１００Ｍｂ／ｓ ＭＩＩインターフェース、１０Ｍｂ／ｓニブル・インターフェース及び１０Ｍｂ／ｓシリアルインターフェースという３つのタイプのＭＩＩインターフェースが提供されている。１０／１００Ｍｂ／ｓ ＭＩＩは、２．５／２５ＭＨｚクロック速度で４ビット・ニブル・モードで作動する。種々のアプリケーションに関してより柔軟性を提供するために、各ＭＩＩアプリケーションに関する受信されたＭＩＩモードはまた実行される。例えば、ＭＡＣ−ＭＩＩインターフェースはＰＨＹデバイスに接続するのに使用されるが、それは受信されたＭＩＩであり、ＰＨＹ−ＭＩＩインターフェースはＭＡＣデバイスに接続するのに使用される。ＭＡＣ−ＭＩＩは１５の信号を含み、ＲＸＤＶ，ＣＲＳ，ＣＯＬ，ＲＸＥＲ，ＲＸＤ［３：０］が入力であり、ＴＸＥＮ，ＴＸＤ［３：０］が出力である。ＭＡＣ−ＭＩＩモードでは、物理層チップにソースがあるクロックラインＴＸＣＬＫ及びＲＸＣＬＫは、クロック速度が１０ＭＢで２．５ＭＨｚ及び１００ＭＢで２５ＭＨｚのブリッジデバイスに関する伝送及び受信クロックを供給する。一方、ＲＸＤＶ，ＣＲＳ，ＣＯＬ、ＲＸＥＲ，ＲＸＤ［３：０］を出力として、ＴＸＥＮ，ＴＸＤ［３：０］を入力として備えるＭＡＣデバイスへのＰＨＹ−ＭＩＩインターフェースは、ＰＨＹ−ＭＩＩインターフェースを提供する。ＭＸ９８２０１及び物理層チップに関するクロックリファレンスを与えるＴＸＣＬＫは、外部の２．５／２５ＭＨｚクロックによってソースされ、ＲＸＣＰＨＹはブリッジデバイスによってソースされる。１０ＭＢ／ｓシリアルインターフェースオペレーションに関して、ＭＩＩデータインターフェースは、１０ＭＢ／ｓインターフェースを収容するために再配置される。ＭＡＣシリアルインターフェースは、ブリッジデバイスへの入力としてＲＸＤ，ＣＲＳ，ＣＯＬと、１０ＭＢ／ｓイーサネット物理層への出力としてＴＸＥＮ，ＴＸＤとを提供するのに用いられる。物理層チップによって生成されるＴＸＣＬＫ及びＲＸＣＬＫクロックラインは、ブリッジデバイスの１０ＭＨｚ伝送及び受信クロックを提供する。一方、ＰＨＹシリアルインターフェースは、ＭＡＣデバイスへの出力としてＲＸＤ，ＣＲＳ，ＣＯＬと、入力としてＴＸＥＮ，ＴＸＤとを使用する。外部の１０ＭＨｚクロックは、ＭＸ９８２０１及びＭＡＣデバイスに関するＴＸＣＬＫを供給し、ＲＸＣＰＨＹはブリッジデバイスによってソースされる。
図１８ａは、本発明による、ブリッジデバイスと、２つの１００ＭＢ／ｓ衝突ドメインの概略ブロック図である。図１８ａに示された設計は、両方の衝突ドメインに単一のバンド幅（１００ＭＢ／ｓ）を使用する。第１の衝突ドメイン３５８は、ＤＴＥ３６４、ＤＴＥ３６６、ＤＴＥ３６８、及び、ＤＴＥ３７０に接続されているリピータ３６２を含む。第２の衝突ドメイン３６０は、ＤＴＥ３７４、ＤＴＥ３７６、ＤＴＥ３７８、及び、ＤＴＥ３８０に接続されているリピータ３７２を含む。第１の衝突ドメイン３５８は、ブリッジデバイス３５６を介して第２の衝突ドメイン３６０に接続される。ブリッジデバイスは、第１の衝突ドメイン３５８のリピータ３６２と、第２の衝突ドメイン３６０のリピータ３７２とに接続される。
【００３７】
図１８ｂは、本発明による、ブリッジデバイスと、１つの１０ＭＢ／ｓ衝突ドメイン及び１つの１００ＭＢ／ｓ衝突ドメインとの概略ブロック図である。図１８ｂに示された設計は、第２の衝突ドメイン３６０のバンド幅（１００ＭＢ／ｓ）と比較して、第１の衝突ドメイン３８２に異なるバンド幅（１０ＭＢ／ｓ）を使用する。第１の衝突ドメイン３８２は、ブリッジデバイス３５６を介して第２の衝突ドメイン３６０に接続される。第１の衝突ドメインは、ブリッジデバイス３５６、ＤＴＥ３８６、ＤＴＥ３８８、ＤＴＥ３９０、及び、ＤＴＥ３９２に接続されるリピータ３８４を含む。第２の衝突ドメインは、ブリッジデバイス３５６、ＤＴＥ３７４、ＤＴＥ３７６、ＤＴＥ３７８、及び、ＤＴＥ３８０に接続されるリピータ３７２を含む。
【００３８】
図１９は、本発明による複合型１００Ｂａｓｅ−Ｔシステムの概略ブロック図である。かかるシステムは、１０ＭＢ／ｓ及び１００ＭＢ／ｓの両サービスを引き渡すためにリピータとブリッジで構成される。ブリッジデバイス３５６は、ＳＲＡＭ３８４及びＳＲＡＭ３８６に接続される。ブリッジデバイス３５６は、ＭＡＣシリアルポート３８７を介してＴＸトランシーバ３８８に接続される。ＴＸトランシーバは１０Ｂａｓｅリピータ３９０に接続される。１０ＢａｓｅリピータはＰＣ２９２及びＰＣ３９４に接続される。ブリッジデバイス３５６は、媒体独立インターフェース（ＭＩＩ）ポート３９６を介してリピータコントローラ３９８に接続される。リピータコントローラ３９８は、ＴＸポート４００を介してＴＸトランシーバ４０４と、ＴＸポート４０２を介してＴＸトランシーバとに接続される。追加のＴＸポートは、ポート４０４を介してリピータコントローラ３９８に接続され得る。ＴＸトランシーバ４０４は、ＴＸ媒体４０８を介してＰＣ４１２に接続される。ＴＸトランシーバ４０６は、ＴＸ媒体４１０を介してＰＣ４１４に接続される。
【００３９】
図２０ａは、本発明による組み込みブロックアプリケーションの概略ブロック図である。ブリッジデバイス３５６は、ＳＲＡＭ３８４及びＳＲＡＭ３８６に接続される。ブリッジデバイス３５６は、ＴＸポート４１６を介してＴＸクロックリカバリ＆トランシーバ４１８に接続される。ＴＸクロックリカバリ＆トランシーバ４１８はＴＸ媒体４２０に接続される。ブリッジデバイス３５６は、ＭＡＣＭＩＩ４２２を介してリピータコントローラ４２４に接続される。変形侍史形態では、ＰＨＹ ＭＩＩ／ＭＡＣ ＭＩＩインターフェースが、ＭＡＣ ＭＩＩ４２２の代わりに使用され得る。また、ＰＨＹ ＭＩＩインターフェースが、ＭＡＣ ＭＩＩ４２２の代わりに使用され得る。
図２０ｂは、本発明による媒体独立インターフェース（ＭＩＩ）リピータアプリケーションの概略ブロック図である。ブリッジデバイス３５６は、ＴＸポート４２６を介してリピータコントローラ４２８に接続される。リピータコントローラ４２８は、ＴＸポートを介してＴＸクロックリカバリ＆トランシーバ４３４に接続される。ＴＸクロックリカバリ＆トランシーバ４３４は、ＴＸ媒体４３６に接続される。ブリッジデバイス３５６は、ＴＸポート４３８を介してＴＸクロックリカバリ＆トランシーバ４４０に接続される。ＴＸクロックリカバリ＆トランシーバ４４０は、ＴＸ媒体４４２に接続される。変形実施形態では、ＴＸポート４２６の代わりに、ＰＨＹ−ＭＩＩポートを、ブリッジデバイス３５６をリピータコントローラ４２８に接続するのに用いることができ、ＭＩＩポートを、リピータコントローラ４２８をＴＸクロックリカバリ＆トランシーバ４３４に接続するのに用いることができ得る。図２０ｃは、本発明によるスタンドアロン・ブリッジアプリケーションの概略ブロック図である。ブリッジデバイス３５６は、ＳＲＡＭ３８４及びＳＲＡＭ３８６に接続される。ブリッジデバイス３５６は、ＴＸポート４４４を介してＴＸクロックリカバリ＆トランシーバ４４６に接続される。ＴＸクロックリカバリ＆トランシーバ４４６は、ＴＸ媒体４４８に接続される。ブリッジデバイス３５６は、ＴＸポート４５０を介してＴＸクロックリカバリ＆トランシーバ４５２に接続される。ＴＸクロックリカバリ＆トランシーバ４５２は、ＴＸ媒体４５４に接続される。変形実施形態では、ＴＸクロックリカバリ＆トランシーバ４５２の代わりに、ブリッジデバイス３５６をＴＸクロックリカバリチップに接続することができ、次いで、ＴＸクロックリカバリチップがＦＸファイバートランシーバに接続され得ることがあり、ＦＸファイバートランシーバがＦＸ媒体に接続されることがあり得る。また、ＴＸポート４５０及びＴＸクロックリカバリ＆トランシーバ４５２を使用する代わりに、ブリッジデバイス３５６がＭＩＩポートを介して１０／１００Ｂａｓｅツイストペア・トランシーバに接続されてよく、次いで、１０／１００Ｂａｓｅツイストペア・トランシーバは１０Ｂａｓｅ−Ｔ媒体に接続され得る。
【００４０】
以下は、本発明の実施形態における集積回路のピンを示す表である。
【００４１】
【表１】
【表２】
【表３】
【表４】
【表５】
【表６】
【表７】
【表８】
【表９】
【表１０】
【表１１】
【表１２】
【表１３】
【表１４】
【表１５】
【表１６】
前述の本発明の好ましい実施形態の記載は、図示及び記述の目的のために示されている。本発明を開示した正確な形態に限定すべきではない。明らかに、多くの修正及び変形が当業者にとって明らかであろう。本発明の範囲は以下の特許請求の範囲及びその均等の範囲で定義されるべきである。
【図面の簡単な説明】
【図１】本発明のネットワークセグメント及びブリッジデバイスの概略ブロック図である。
【図２】本発明によるパケットを通すためのブロックを示すブリッジデバイスの概略ブロック図である。
【図３】本発明による学習のためのブロックを示すブリッジデバイスの概略ブロック図である。
【図４】本発明によるブリッジデバイスの更に詳細なブロック図である。
【図５】本発明によるネットワークＡからのパケットに関する判断回路及びパススルー回路の回路図である。
【図６】本発明によるネットワークＢからのパケットに関する判断回路及びパススルー回路の回路図である。
【図７】本発明によるパススルー規則を図示する。
【図８】本発明によるテーブルを備えた選択回路とエントリストアのブロック図である。
【図９】本発明によるテーブルのブロック図である。
【図１０ａ】ハッシュ関数のブロック図である。
【図１０ｂ】周期冗長検査回路のブロック図である。
【図１１】本発明によるフィルタリング関数を示すチャートである。
【図１２】本発明によるネットワークＡからのパケットに関する自己学習及びフィルタリングを図示するフローチャートである。
【図１３】本発明によるネットワークＢからのパケットに関する自己学習及びフィルタリングを図示するフローチャートである。
【図１４】本発明によるネットワークＡからのパケットに関する自己学習及びフィルタリングを図示する更に詳細なフローチャートである。
【図１５】本発明によるネットワークＢからのパケットに関する自己学習及びフィルタリングを図示する更に詳細なフローチャートである。
【図１６】本発明による媒体アクセス制御（ＭＡＣ）ブロックを備えるブリッジデバイスの概略ブロック図である。
【図１７】本発明によるバッファの概略図である。
【図１８ａ】本発明によるブリッジデバイス及び２つの１００ＭＢ／ｓ衝突ドメインの概略ブロック図である。
【図１８ｂ】本発明によるブリッジデバイスと、１つの１０ＭＢ／ｓ衝突ドメインと、１つの１００ＭＢ／ｓ衝突ドメインとの概略ブロック図である。
【図１９】本発明による複合型１００Ｂａｓｅ−Ｔシステムの概略ブロック図である。
【図２０ａ】本発明によるビルドイン・ブリッジ・アプリケーションの概略ブロック図である。
【図２０ｂ】本発明による媒体独立インターフェース（ＭＩＩ）リピータ・アプリケーションの概略ブロック図である。
【図２０ｃ】本発明によるスタンドアローン・ブリッジ・アプリケーションの概略ブロック図である。
【符号の説明】
２０、２２、２４、２６、２８、３０ ネットワーク・セグメント
２１ ブリッジ・デバイス
３２、３４、３６、３８、４０、４２ ポート
４４ フィルタ
４５ ブリッジ・デバイス
４６，４８，５０，５２ ネットワーク・ノード
５３ ネットワーク・セグメント
５４，５６，５８，６０，６２ ネットワーク・ノード
５５ ネットワーク・セグメント
６４ フィルタ
７８、８２ ソース・アドレス
８０、８４ 宛先アドレス
８６、８８ ハッシュ回路
１００ アドレス・デコーダ
１０２ エージング・スイッチ
１２２ 判断回路
１２４ スイッチ
１２６ バッファ
１３８ タイマ
１４０ 消去回路
１６６ ＣＰＵインターフェース
３５６ ブリッジ・デバイス
３５８，３６０ 衝突ドメイン
３７２ リピータ
４６０ ＭＩＩ
４６２，４６４ レジスタ
Claims (17)
- 第１のネットワーク媒体に接続される第１のポートと、
第２のネットワーク媒体に接続される第２のポートと、
アドレスのそれぞれのセットに対応し、アドレスの前記それぞれのセットの少なくとも１つのアドレスが第１のネットワーク媒体を介してアクセスできるかどうかを命令する、第１の複数の命令と、アドレスのそれぞれのセットに対応し、アドレスの前記それぞれのセットの少なくとも１つのアドレスが第２のネットワーク媒体を介してアクセスできるかどうかを命令する、第２の複数の命令と、をストアするメモリと、 前記第１のポートと、前記第２のポートと、前記メモリとに接続されて、前記ポートが宛先アドレスを有するパケットを前記第１のネットワークから前記第２のネットワークにパスするか又はブロックするようにさせる接続回路と、
パケットのソースアドレスを読み込む第１の回路と、
第２のポートからの第２のパケットのソースアドレスを読み込む第２の回路と、
エージングタイマと、
前記エージングタイマ及び前記メモリに接続された消去回路と、を含む第１のネットワーク媒体を第２のネットワーク媒体に接続するためのデバイスであって、
前記接続回路は、前記ポートが、前記第１の複数の命令からの、前記パケットの前記宛先アドレスを含むアドレスのセットに対応する第１の命令と、第２の複数の命令からの、前記パケットの前記宛先アドレスを含む前記アドレスのセットに対応する第２の命令とに基づいてパス又はブロックさせるようにし、そして、
前記第１の回路は、パケットのソースアドレスに対応する第３の命令を、第１の複数の命令に設定し、
前記第２の回路は複数の第２の命令に、第２のパケットのソースアドレスに対応する第４の命令を設定し、
前記第１の複数の命令は、第３の複数の命令と、第４の複数の命令とを含み、
前記第２の複数の命令は、第５の複数の命令と、第６の複数の命令とを含み、
前記第１の回路は、第３の命令を前記エージングタイマに基づいて、第３の複数の命令又は第４の複数の命令に設定するように構成され、
前記第２の回路は、第４の命令を前記エージングタイマに基づいて、第５の複数の命令又は第６の複数の命令に設定するように構成され、
前記消去回路は、前記エージングタイマに基づいて第３の複数の命令又は第４の複数の命令を消去するように構成され、前記消去回路は、エージングタイマに基づいて第５の複数の命令又は第６の複数の命令を消去するように構成される、デバイス。 - 中央演算処理装置（ＣＰＵ）が命令をメモリに設定できるようにする、メモリに接続されたＣＰＵインターフェースを更に有する、請求項１に記載のデバイス。
- 古いエントリをメモリから消去する、メモリに接続された消去回路を更に有する、請求項１に記載のデバイス。
- エージングタイマと、
前記エージングタイマ及び前記メモリに接続された消去回路と、
を更に含み、
前記第１の複数の命令は、
第３の複数の命令と、
第４の複数の命令と、
を含み、
前記第１の回路は、第３の命令を前記エージングタイマに基づいて第３の複数の命令又は第４の複数の命令に設定するように構成され、
前記消去回路は、前記エージングタイマに基づいて、第３の複数の命令又は第４の複数の命令を消去するように構成される、
請求項１に記載のデバイス。 - 第１の命令が、第２のセットのアドレスのうちの少なくとも１つのアドレスが第１のネットワーク媒体を介してアクセス可能でありうることを命令し、
第２の命令が、第４のセットのアドレスのうちの少なくとも１つのアドレスが、第２のネットワーク媒体を介してアクセス可能であり得ることを命令しない、ならば、
接続回路は、第１のネットワークセグメントから第２のネットワークセグメントへのパケットをブロックするために構成されている、請求項１に記載のデバイス。 - 第２の命令が、パケットの宛先アドレスが第２のネットワークセグメントを介してアクセス可能でありうることを命令するならば、接続回路は、パケットを第１のネットワークセグメントから第２のネットワークセグメントに通すように構成されている、請求項１に記載のデバイス。
- パケットの宛先アドレスに応じて第１のインデックスを生成するインデックス生成回路と、
前記第１のインデックスに基づく第１の複数の命令から第１の命令を選択する選択回路と、を更に有し、
前記選択回路が、接続回路及びインデックス生成回路に接続される、
請求項１に記載のデバイス。 - インデックス生成回路がハッシュ回路を含み、第１のインデックスがパケットの宛先アドレスのハッシュ関数の結果を含む、請求項７に記載のデバイス。
- ハッシュ回路が、周期冗長検査（ＣＲＣ）回路を含む、請求項８に記載のデバイス。
- アドレスのそれぞれのセットが、媒体アクセス制御（ＭＡＣ）アドレスを含む、請求項１に記載のデバイス。
- 第１のネットワーク媒体が、キャリア検出多重アクセスプロトコルを使用するネットワークを含む、請求項１に記載のデバイス。
- 第１のネットワーク媒体が、衝突ドメインネットワークセグメントを有する、請求項１に記載のデバイス。
- 全てのデバイスが、単一の集積回路に装備されている、請求項１に記載のデバイス。
- パケットを第１のネットワーク媒体から第２のネットワーク媒体に選択的に通す方法であって、前記方法が、
第１の命令及び第２の命令に基づいて第１のパケットを第１のネットワークセグメントから第２のネットワークセグメントへ通すか又はブロックすることを、含み、
前記第１の命令が、第１のパケットの宛先アドレスに対応し、前記宛先アドレスを含むアドレスの第１のセットのアドレスが第１のネットワーク媒体を介してアクセス可能でありうるかどうかを命令し、
前記第２の命令が、第１のパケットの宛先アドレスに対応し、前記宛先アドレスを含むアドレスの第２のセットのアドレスが第２のネットワーク媒体を介してアクセス可能でありうるかどうかを命令し、
第１のハッシュ値を生成するために、前記第１のネットワークセグメントのノードのアドレスでハッシュ関数を実行し、第１のハッシュ値によって前記第１の命令を指標付けし、
第２のハッシュ値を生成するために、前記第２のネットワークセグメントのノードのアドレスでハッシュ関数を実行し、第２のハッシュ値によって前記第２の命令を指標付けする、前記方法。 - 第１の命令及び第２の命令に基づいて、第１のパケットを第１のネットワークセグメントから通すか又はブロックするステップが、
第２の命令が、アドレスの第２のセットにおけるアドレスが第２のネットワーク媒体を介してアクセス可能であり得ることを命令するならば、パケットを第１のネットワークセグメントから第２のネットワークセグメントに通すことを、
更に有する、請求項１４に記載の方法。 - 第１の命令及び第２の命令に基づいて、第１のネットワークセグメントからの第１のパケットを通すか又はブロックするステップが、
第１の命令が、アドレスの第１のセットのアドレスが第１のネットワーク媒体を介してアクセス可能であり得ることを命令し、
第２の命令が、アドレスの第２のセットのアドレスが第２のネットワーク媒体を介してアクセス可能であり得ることを命令しないならば、第１のネットワークセグメントから第２のネットワークセグメントへ第１のパケットをブロックする、
ならば、第１のパケットを第１のネットワークセグメントから第２のネットワークセグメントへブロックすることを更に含む、請求項１４に記載の方法。 - ハッシュ関数を実行するステップが、第１のネットワークセグメントのノードのアドレスで周期冗長検査を実行することを含む、請求項１４に記載の方法。
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