JP2808694B2 - ネットワーク間接続ブリッジ - Google Patents
ネットワーク間接続ブリッジInfo
- Publication number
- JP2808694B2 JP2808694B2 JP1190831A JP19083189A JP2808694B2 JP 2808694 B2 JP2808694 B2 JP 2808694B2 JP 1190831 A JP1190831 A JP 1190831A JP 19083189 A JP19083189 A JP 19083189A JP 2808694 B2 JP2808694 B2 JP 2808694B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- address information
- memory
- hash function
- information storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/46—Interconnection of networks
- H04L12/4604—LAN interconnection over a backbone network, e.g. Internet, Frame Relay
- H04L12/462—LAN interconnection over a bridge based backbone
- H04L12/4625—Single bridge functionality, e.g. connection of two networks over a single bridge
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L45/00—Routing or path finding of packets in data switching networks
- H04L45/74—Address processing for routing
- H04L45/745—Address table lookup; Address filtering
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L45/00—Routing or path finding of packets in data switching networks
- H04L45/74—Address processing for routing
- H04L45/745—Address table lookup; Address filtering
- H04L45/7453—Address table lookup; Address filtering using hashing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ネットワーク間接続ブリッジ、すなわち、
Local Area Network（以下、「LAN」という）等のネッ
トワークを相互に接続する装置に関する。なお、LANを
相互に接続するブリッジの動作，機能については、例え
ば、アイ・イー・イー・イーネットワーク第２巻，第１
号（1988年），第４〜9,10〜15頁（IEEE Network vol.
2,No.1,pp.5−9,pp.10−15,1988）において論じられて
いる。
Local Area Network（以下、「LAN」という）等のネッ
トワークを相互に接続する装置に関する。なお、LANを
相互に接続するブリッジの動作，機能については、例え
ば、アイ・イー・イー・イーネットワーク第２巻，第１
号（1988年），第４〜9,10〜15頁（IEEE Network vol.
2,No.1,pp.5−9,pp.10−15,1988）において論じられて
いる。
従来のLAN間接続ブリッジについては、例えば、特開
昭60−152145号公報に開示された回路が知られている。
この回路は、３方向性のバッファメモリによって、２つ
のLANインタフェース回路とデータプロセッサとを結合
し、一方のLANから上記バッファメモリに受信したフレ
ームの中継の要／不要を、アドレス検査制御回路を用い
て宛先MAC（Media Access Control）アドレスを検査す
ることで判定し、中継が必要な場合、すなわち、宛先が
フレームを受信した側のLANに存在しない場合、他方のL
ANにフレームを送信する如く構成されている。上記アド
レス検査制御回路には、受信フレームの発信元アドレス
から学習して形成する、それぞれのLANに接続されてい
るステーションのMACアドレスのリストを格納するテー
ブルがあり、このテーブルの登録／削除／検索方式とし
ては、ハードウェアによる２分研削法を用いている。
昭60−152145号公報に開示された回路が知られている。
この回路は、３方向性のバッファメモリによって、２つ
のLANインタフェース回路とデータプロセッサとを結合
し、一方のLANから上記バッファメモリに受信したフレ
ームの中継の要／不要を、アドレス検査制御回路を用い
て宛先MAC（Media Access Control）アドレスを検査す
ることで判定し、中継が必要な場合、すなわち、宛先が
フレームを受信した側のLANに存在しない場合、他方のL
ANにフレームを送信する如く構成されている。上記アド
レス検査制御回路には、受信フレームの発信元アドレス
から学習して形成する、それぞれのLANに接続されてい
るステーションのMACアドレスのリストを格納するテー
ブルがあり、このテーブルの登録／削除／検索方式とし
ては、ハードウェアによる２分研削法を用いている。
また、アドレス検査に関するその他の従来技術として
は、例えば、特開昭63−138831号公報，同63−20626〜2
0628号公報に開示された技術が知られている。前者は、
アドレス情報格納テーブルと、アドレスからテーブルエ
ントリ番号を求めるための複数のハッシュ関数を格納し
たハッシュ関数メモリとを設け、プロセッサがこのハッ
シュ関数メモリの参照とアドレス格納テーブルの参照／
更新とを行い、アドレスの検査／登録を行う方式であ
る。後者では、アドレス格納テーブルにストリングサー
チデバイスが用いられている。
は、例えば、特開昭63−138831号公報，同63−20626〜2
0628号公報に開示された技術が知られている。前者は、
アドレス情報格納テーブルと、アドレスからテーブルエ
ントリ番号を求めるための複数のハッシュ関数を格納し
たハッシュ関数メモリとを設け、プロセッサがこのハッ
シュ関数メモリの参照とアドレス格納テーブルの参照／
更新とを行い、アドレスの検査／登録を行う方式であ
る。後者では、アドレス格納テーブルにストリングサー
チデバイスが用いられている。
上記従来技術のうち、第一の３方向性のバッファメモ
リを用いる回路は、受信したフレームの中継の要／不要
を判定するためのアドレス検査を、ハードウェアによる
２分検索法を用いて行っているため、検索処理に時間を
要する。更に、テーブルエントリを、予めソーティング
しておく必要があるため、エントリ登録時には、新たに
登録するエントリ番号の後方のエントリを、テーブル後
方に移す処理を必要とし、また、エントリ削除時には、
当該エントリ後方のエントリを前方に詰める処理を必要
とする。これらの理由により、アドレス検査およびアド
レス情報格納テーブルの維持・管理の処理に時間を要
し、ブリッジのフレーム中継性能の低下を招くという問
題がある。
リを用いる回路は、受信したフレームの中継の要／不要
を判定するためのアドレス検査を、ハードウェアによる
２分検索法を用いて行っているため、検索処理に時間を
要する。更に、テーブルエントリを、予めソーティング
しておく必要があるため、エントリ登録時には、新たに
登録するエントリ番号の後方のエントリを、テーブル後
方に移す処理を必要とし、また、エントリ削除時には、
当該エントリ後方のエントリを前方に詰める処理を必要
とする。これらの理由により、アドレス検査およびアド
レス情報格納テーブルの維持・管理の処理に時間を要
し、ブリッジのフレーム中継性能の低下を招くという問
題がある。
第二の複数のハッシュ関数を格納したハッシュメモリ
を用いる方式では、アドレス情報テーブルの登録エント
リ数の変動に応じて、アドレス情報格納テーブルの容量
を変え、使用するハッシュ関数を変更している。このた
め、登録エントリ数の変動によって、テーブル格納情報
の再登録処理を必要とする。更に、ハッシュ関数メモリ
とエントリ登録テーブルとが別で、検索／比較／削除／
登録の処理をすべてソフトウェアにより行う必要があ
り、オーバーヘッドが大きく、ブリッジのフレーム中継
性能の低下を招くという問題がある。
を用いる方式では、アドレス情報テーブルの登録エント
リ数の変動に応じて、アドレス情報格納テーブルの容量
を変え、使用するハッシュ関数を変更している。このた
め、登録エントリ数の変動によって、テーブル格納情報
の再登録処理を必要とする。更に、ハッシュ関数メモリ
とエントリ登録テーブルとが別で、検索／比較／削除／
登録の処理をすべてソフトウェアにより行う必要があ
り、オーバーヘッドが大きく、ブリッジのフレーム中継
性能の低下を招くという問題がある。
また、第三のアドレス格納テーブルにストリングサー
チデバイスを用いる技術では、検索／比較／削除／登録
の処理をすべてハードウェアで実行している。この場合
には、一つの比較器で複数のエントリの比較を順次実行
するため、処理時間を要し、また、大容量のテーブルを
用意することが困難であるという問題がある。
チデバイスを用いる技術では、検索／比較／削除／登録
の処理をすべてハードウェアで実行している。この場合
には、一つの比較器で複数のエントリの比較を順次実行
するため、処理時間を要し、また、大容量のテーブルを
用意することが困難であるという問題がある。
本発明は上記事情に鑑みてなされたもので、その目的
は、フレームの中継要／不要判定等のためのアドレス検
査処理，ネットワーク間接続ステーションのステーショ
ンアドレスの学習処理の高速化、オーバヘッドの最少化
を図り、ネットワーク間の高速結合を可能とするネット
ワーク間接続ブリッジを提供することにある。本発明の
他の目的は、例えば、それぞれのネットワークに接続さ
れたステーションのアドレスの分布とアドレス情報格納
メモリにその関数値列を格納するハッシュ関数の特性が
合わず、アドレス情報格納テーブルへのアドレス情報登
録において、異なるステーションアドレスが同じエント
リ番号に写像される“衝突”が頻発する場合において
も、アドレス情報格納メモリを有効活用可能とするネッ
トワーク間接続ブリッジを提供することにある。また、
本発明の更に他の目的は、プロセッサから直接、アドレ
ス情報格納メモリ内の登録エントリの有効時間監視を行
うことを可能とするネットワーク間接続ブリッジを提供
することにある。
は、フレームの中継要／不要判定等のためのアドレス検
査処理，ネットワーク間接続ステーションのステーショ
ンアドレスの学習処理の高速化、オーバヘッドの最少化
を図り、ネットワーク間の高速結合を可能とするネット
ワーク間接続ブリッジを提供することにある。本発明の
他の目的は、例えば、それぞれのネットワークに接続さ
れたステーションのアドレスの分布とアドレス情報格納
メモリにその関数値列を格納するハッシュ関数の特性が
合わず、アドレス情報格納テーブルへのアドレス情報登
録において、異なるステーションアドレスが同じエント
リ番号に写像される“衝突”が頻発する場合において
も、アドレス情報格納メモリを有効活用可能とするネッ
トワーク間接続ブリッジを提供することにある。また、
本発明の更に他の目的は、プロセッサから直接、アドレ
ス情報格納メモリ内の登録エントリの有効時間監視を行
うことを可能とするネットワーク間接続ブリッジを提供
することにある。
本発明の上記目的は、二つ以上のネットワークを接続
するネットワーク間接続装置であって、それぞれのネッ
トワークインタフェース回路とプロセッサおよびバッフ
ァメモリを含み、前記ネットワークインタフェース回路
とプロセッサとをメモリバスを介して結合することによ
って該バッファメモリを共有し、それぞれのネットワー
クに接続されたステーションのアドレス情報の格納／検
索を行うアドレス検査回路を備えるネットワーク間接続
ブリッジにおいて、前記アドレス検査回路をアドレス情
報の登録／削除／検索を行うアドレス検査制御回路およ
びアドレス情報格納メモリから構成するとともに、前記
アドレス情報メモリは、与えられたステーションアドレ
スからハッシュ関数を用いてテーブルエントリ番号を対
応させ、ステーションアドレス情報の登録／削除／検索
を行うモードと、前記プロセッサから直接参照するモー
ドとを切換え可能に構成したことを特徴とするネットワ
ーク間接続ブリッジにより達成される。
するネットワーク間接続装置であって、それぞれのネッ
トワークインタフェース回路とプロセッサおよびバッフ
ァメモリを含み、前記ネットワークインタフェース回路
とプロセッサとをメモリバスを介して結合することによ
って該バッファメモリを共有し、それぞれのネットワー
クに接続されたステーションのアドレス情報の格納／検
索を行うアドレス検査回路を備えるネットワーク間接続
ブリッジにおいて、前記アドレス検査回路をアドレス情
報の登録／削除／検索を行うアドレス検査制御回路およ
びアドレス情報格納メモリから構成するとともに、前記
アドレス情報メモリは、与えられたステーションアドレ
スからハッシュ関数を用いてテーブルエントリ番号を対
応させ、ステーションアドレス情報の登録／削除／検索
を行うモードと、前記プロセッサから直接参照するモー
ドとを切換え可能に構成したことを特徴とするネットワ
ーク間接続ブリッジにより達成される。
本発明に係るネットワーク間接続ブリッジにおいて
は、二つ以上のネットワークインタフェース回路とプロ
セッサ部とを、バッファメモリのメモリバスを介して結
合したので、あるネットワークインタフェース回路が受
信し、前記バッファメモリに格納したフレームを、その
まま、データをコピーすることなく別のネットワークイ
ンタフェース回路が送信することが可能になる。更に、
メモリのアクセス速度とネットワークの伝送速度を考慮
し、送信アンダランエラー／受信オーバランエラーを発
生させない範囲で、三以上のネットワークインタフェー
スを備えることが可能である。
は、二つ以上のネットワークインタフェース回路とプロ
セッサ部とを、バッファメモリのメモリバスを介して結
合したので、あるネットワークインタフェース回路が受
信し、前記バッファメモリに格納したフレームを、その
まま、データをコピーすることなく別のネットワークイ
ンタフェース回路が送信することが可能になる。更に、
メモリのアクセス速度とネットワークの伝送速度を考慮
し、送信アンダランエラー／受信オーバランエラーを発
生させない範囲で、三以上のネットワークインタフェー
スを備えることが可能である。
また、前記アドレス情報格納メモリの各エントリのエ
イジフィールドを周期毎に減算し、これに対応するステ
ーションが発信元のフレームの受信毎に初期化を行い、
エイジフィールドの値が０になったとき、アドレス情報
を削除するようにした場合には、当該ステーションのネ
ットワークからの離脱や別のネットワークへの移動に、
自動的に対応してアドレス情報格納メモリの内容を更新
することができる。また、前記アドレス情報格納メモリ
をプロセッサ部からも直接アクセスできるようにした場
合には、登録エントリの有効期間監視が可能になる。
イジフィールドを周期毎に減算し、これに対応するステ
ーションが発信元のフレームの受信毎に初期化を行い、
エイジフィールドの値が０になったとき、アドレス情報
を削除するようにした場合には、当該ステーションのネ
ットワークからの離脱や別のネットワークへの移動に、
自動的に対応してアドレス情報格納メモリの内容を更新
することができる。また、前記アドレス情報格納メモリ
をプロセッサ部からも直接アクセスできるようにした場
合には、登録エントリの有効期間監視が可能になる。
更に、前記アドレス情報格納メモリの各エントリに各
エントリが静的エントリか動的エントリかを示すフィー
ルドを含めるようにした場合には、前記フィールドを静
的エントリとして設定しておくことにより、周期的にフ
レームを送信することがないステーションであっても、
アドレス情報格納メモリから削除されることなく、常駐
させておくこともできる。
エントリが静的エントリか動的エントリかを示すフィー
ルドを含めるようにした場合には、前記フィールドを静
的エントリとして設定しておくことにより、周期的にフ
レームを送信することがないステーションであっても、
アドレス情報格納メモリから削除されることなく、常駐
させておくこともできる。
また、前記アドレス情報格納メモリに加えて第二のア
ドレス情報格納メモリを備えた場合には、アドレス情報
の登録に際しては、まず、前記アドレス情報格納メモリ
への登録を試み、登録に失敗したときのみ、上記第二の
アドレス情報格納メモリへの登録を行うようにすること
ができ、二つのメモリに二重に登録することもない。
ドレス情報格納メモリを備えた場合には、アドレス情報
の登録に際しては、まず、前記アドレス情報格納メモリ
への登録を試み、登録に失敗したときのみ、上記第二の
アドレス情報格納メモリへの登録を行うようにすること
ができ、二つのメモリに二重に登録することもない。
以下、本発明の実施例を図面に基づいて詳細に説明す
る。
る。
第１図は、本発明の一実施例を示すLAN間接続ブリッ
ジ（以下、単に「ブリッジ」ともいう）の構成図であ
る。図において、１はブリッジ、10は全体の制御を行う
マイクロプロセッサ、11はマイクロプロセッサ10のプロ
グラムを格納するためのROM、12はマイクロプロセッサ1
0が動作中にプログラムおよびテーブルを格納するため
のRAM、13は本ブリッジ１の初期設定パラメータを格納
するための不揮発性RAM、14は後述する管理装置49や他
の装置との通信を行うためのシリアルインタフェース、
15はタイマ、16,17はLAN制御LSI、18はメモリバス競合
制御回路、19はバッファメモリ、20は後述するアドレス
検査回路を示している。バッファメモリ19は、上記各構
成要素を介して、プロセッサバス26に接続されている。
なお、41,45はLAN、42〜44および46〜48はステーション
（ST）、49は本システムの管理を行うための管理装置、
50は該管理装置49とブリッジ１とを接続するための通信
回線を示している。
ジ（以下、単に「ブリッジ」ともいう）の構成図であ
る。図において、１はブリッジ、10は全体の制御を行う
マイクロプロセッサ、11はマイクロプロセッサ10のプロ
グラムを格納するためのROM、12はマイクロプロセッサ1
0が動作中にプログラムおよびテーブルを格納するため
のRAM、13は本ブリッジ１の初期設定パラメータを格納
するための不揮発性RAM、14は後述する管理装置49や他
の装置との通信を行うためのシリアルインタフェース、
15はタイマ、16,17はLAN制御LSI、18はメモリバス競合
制御回路、19はバッファメモリ、20は後述するアドレス
検査回路を示している。バッファメモリ19は、上記各構
成要素を介して、プロセッサバス26に接続されている。
なお、41,45はLAN、42〜44および46〜48はステーション
（ST）、49は本システムの管理を行うための管理装置、
50は該管理装置49とブリッジ１とを接続するための通信
回線を示している。
第２図に、上述のアドレス検査回路20の詳細な構成例
を示す。図において、101はアドレス情報格納RAM、102
は制御回路、103はハッシュアドレスジェネレータ、104
はセレクタ、105〜107はレジスタを示している。第３図
に、上述のハッシュアドレスジェネレータ103の詳細な
構成例を示す。図において、120−１〜120−３はハッシ
ュ関数値格納メモリ、132は選択回路を示している。
を示す。図において、101はアドレス情報格納RAM、102
は制御回路、103はハッシュアドレスジェネレータ、104
はセレクタ、105〜107はレジスタを示している。第３図
に、上述のハッシュアドレスジェネレータ103の詳細な
構成例を示す。図において、120−１〜120−３はハッシ
ュ関数値格納メモリ、132は選択回路を示している。
第４図は、第２図に示したアドレス情報格納RAM101の
構成図であり、図において、140−１〜140−Ｎはエント
リである。また、第５図は、上記アドレス情報格納RAM1
01内エントリ140−１〜140−Ｎの構成例を示す図であ
り、150−１〜150−６はステーションアドレス、150−
７は制御フィールド、150−８はエイジフィールドを示
している。更に、第６図は、上記制御フィールド150−
７の構成を示す図であり、160−１はエントリ使用／未
使用表示ビット、160−２はエントリが静的エントリか
動的エントリかを示す種別表示ビット、160−３〜160−
６は接続LANの番号を示すセグメント番号表示フィール
ドである。
構成図であり、図において、140−１〜140−Ｎはエント
リである。また、第５図は、上記アドレス情報格納RAM1
01内エントリ140−１〜140−Ｎの構成例を示す図であ
り、150−１〜150−６はステーションアドレス、150−
７は制御フィールド、150−８はエイジフィールドを示
している。更に、第６図は、上記制御フィールド150−
７の構成を示す図であり、160−１はエントリ使用／未
使用表示ビット、160−２はエントリが静的エントリか
動的エントリかを示す種別表示ビット、160−３〜160−
６は接続LANの番号を示すセグメント番号表示フィール
ドである。
二つのLAN41,45間を接続する本実施例のブリッジ１に
おいては、前述の如く、バッファメモリ19が、前記各構
成要素を介してプロセッサバス26に接続されている。前
記マイクロプロセッサ10のバッファメモリアクセス要求
30,LAN制御LSI16のバッファメモリアクセス要求31,LAN
制御LSI17のバッファメモリアクセス要求32を受けて、
バッファメモリアクセス許容信号33〜35を出力するメモ
リバス競合制御回路18によって制御されるメモリバス27
には、前記バッファメモリ19が接続されており、バッフ
ァ21〜23を介してマイクロプロセッサ10,LAN制御LSI16,
17からアクセスされる。
おいては、前述の如く、バッファメモリ19が、前記各構
成要素を介してプロセッサバス26に接続されている。前
記マイクロプロセッサ10のバッファメモリアクセス要求
30,LAN制御LSI16のバッファメモリアクセス要求31,LAN
制御LSI17のバッファメモリアクセス要求32を受けて、
バッファメモリアクセス許容信号33〜35を出力するメモ
リバス競合制御回路18によって制御されるメモリバス27
には、前記バッファメモリ19が接続されており、バッフ
ァ21〜23を介してマイクロプロセッサ10,LAN制御LSI16,
17からアクセスされる。
バッファメモリ19は、マイクロプロセッサ10とLAN制
御LSI16との交信エリア19−1,LAN制御LSI16用受信バッ
ファエリア19−2,マイクロプロセッサ10とLAN制御LSI17
との交信エリア19−3,LAN制御LSI17用受信バッファエリ
ア19−４を含んでいる。LAN制御LSI16は、モデム39を介
してLAN41に接続され、ステーション42〜44との通信を
行う。同様に、LAN制御LSI17は、モデム40を介してLAN4
5に接続され、ステーション46〜48との通信を行う。な
お、モデムが不要なLANの場合には、上述のモデム39,40
はなくてもよい、更に、LAN41および45に接続されるス
テーションの数は任意である。また、ここでは、二つの
LANを接続しているが、三以上でもよいことは言うまで
もない。
御LSI16との交信エリア19−1,LAN制御LSI16用受信バッ
ファエリア19−2,マイクロプロセッサ10とLAN制御LSI17
との交信エリア19−3,LAN制御LSI17用受信バッファエリ
ア19−４を含んでいる。LAN制御LSI16は、モデム39を介
してLAN41に接続され、ステーション42〜44との通信を
行う。同様に、LAN制御LSI17は、モデム40を介してLAN4
5に接続され、ステーション46〜48との通信を行う。な
お、モデムが不要なLANの場合には、上述のモデム39,40
はなくてもよい、更に、LAN41および45に接続されるス
テーションの数は任意である。また、ここでは、二つの
LANを接続しているが、三以上でもよいことは言うまで
もない。
LAN制御LSI16,17のフレーム受信，フレーム送信完了
等の事象発生は、それぞれ割込み信号36,37によってマ
イクロプロセッサ10に通知される。マイクロプロセッサ
10が設定した周期毎にタイマ15から割込み信号38が与え
られる。
等の事象発生は、それぞれ割込み信号36,37によってマ
イクロプロセッサ10に通知される。マイクロプロセッサ
10が設定した周期毎にタイマ15から割込み信号38が与え
られる。
上述の如く構成された本実施例のブリッジの動作の概
要を、第１図に従って説明する。
要を、第１図に従って説明する。
ここでは、ステーション42からステーション48にフレ
ームを送信するものとする。ステーション42は、48ビッ
トの宛先ステーションアドレスと48ビットの発信元ステ
ーションアドレスとフレーム種別と可変長の利用者デー
タとエラーの有無を確かめるためのフィールドを含むフ
レームを送信する。ステーション42からのフレームの宛
先ステーションアドレスには、ステーション48のステー
ションアドレスが設定され、発信元ステーションアドレ
スには、ステーション42のステーションアドレスが設定
されている。
ームを送信するものとする。ステーション42は、48ビッ
トの宛先ステーションアドレスと48ビットの発信元ステ
ーションアドレスとフレーム種別と可変長の利用者デー
タとエラーの有無を確かめるためのフィールドを含むフ
レームを送信する。ステーション42からのフレームの宛
先ステーションアドレスには、ステーション48のステー
ションアドレスが設定され、発信元ステーションアドレ
スには、ステーション42のステーションアドレスが設定
されている。
上記フレームはLAN制御LSI16に送られ、LAN制御LSI16
は、フレームのフォーマットやビット誤りをチェックし
ながら、LAN制御LSIローカルバス28,バッファ22,メモリ
バス27を経由して、バッファメモリ19のLAN制御LSI16用
受信バッファエリア19−２に送る。LAN制御LSI16が、フ
レームのフォーマット誤りやビット誤りを検出しなかっ
た場合、LAN制御LSI16は、マイクロプロセッサ10とLAN
制御LSI16との交信エリア19−１に、フレーム受信を通
知する情報を作成し、マイクロプロセッサ10に割込み信
号36を送る。
は、フレームのフォーマットやビット誤りをチェックし
ながら、LAN制御LSIローカルバス28,バッファ22,メモリ
バス27を経由して、バッファメモリ19のLAN制御LSI16用
受信バッファエリア19−２に送る。LAN制御LSI16が、フ
レームのフォーマット誤りやビット誤りを検出しなかっ
た場合、LAN制御LSI16は、マイクロプロセッサ10とLAN
制御LSI16との交信エリア19−１に、フレーム受信を通
知する情報を作成し、マイクロプロセッサ10に割込み信
号36を送る。
割込み信号36に応じて、マイクロプロセッサ10は、交
信エリア19−１内の情報を参照し、受信バッファエリア
19−２に格納されているフレームに対して、後述するフ
レーム検査，アドレス検査およびアドレス学習処理を行
い、LAN45への送信が適切であると判断すると、交信エ
リア19−３に、フレーム送信要求情報を作成し、LAN制
御LSI17に対し、受信バッファエリア19−２内のフレー
ム送信を指示する。このとき、LAN制御LSI16が受信した
フレームには、何の変更もデータの複写も必要がない。
信エリア19−１内の情報を参照し、受信バッファエリア
19−２に格納されているフレームに対して、後述するフ
レーム検査，アドレス検査およびアドレス学習処理を行
い、LAN45への送信が適切であると判断すると、交信エ
リア19−３に、フレーム送信要求情報を作成し、LAN制
御LSI17に対し、受信バッファエリア19−２内のフレー
ム送信を指示する。このとき、LAN制御LSI16が受信した
フレームには、何の変更もデータの複写も必要がない。
LAN制御LSI17は、交信エリア19−３内のフレーム送信
要求情報を解釈し、前記受信バッファエリア19−２内の
フレームを、メモリバス27,バッファ23,LAN制御LSI17ロ
ーカルバス29を経由してフェッチし、モデム40を介して
LAN45へ送信する。これにより、ステーション48にフレ
ームが到着する。LAN制御LSI17は、フレームの送信が完
了すると、交信エリア19−３に、フレーム送信完了情報
を作成し、マイクロプロセッサ10に割込み信号37を送
る。
要求情報を解釈し、前記受信バッファエリア19−２内の
フレームを、メモリバス27,バッファ23,LAN制御LSI17ロ
ーカルバス29を経由してフェッチし、モデム40を介して
LAN45へ送信する。これにより、ステーション48にフレ
ームが到着する。LAN制御LSI17は、フレームの送信が完
了すると、交信エリア19−３に、フレーム送信完了情報
を作成し、マイクロプロセッサ10に割込み信号37を送
る。
これに応じて、マイクロプロセッサ10は、送信フレー
ム（＝LAN制御LSI16の受信フレーム）を格納したバッフ
ァを空にして、LAN制御LSI16の管理する受信バッファプ
ールへ返却する。また、マイクロプロセッサ10が受信フ
レームの、LAN45への中継が不要あるいは不適切である
と判断したときには、受信フレームを格納した受信バッ
ファを空にして、LAN制御LSI16の管理する受信バッファ
プールへ返却する。
ム（＝LAN制御LSI16の受信フレーム）を格納したバッフ
ァを空にして、LAN制御LSI16の管理する受信バッファプ
ールへ返却する。また、マイクロプロセッサ10が受信フ
レームの、LAN45への中継が不要あるいは不適切である
と判断したときには、受信フレームを格納した受信バッ
ファを空にして、LAN制御LSI16の管理する受信バッファ
プールへ返却する。
LAN45上のステーションからLAN41上のステーションへ
の送信の場合にも、上と同様に、マイクロプロセッサ10
が、LAN制御LSI17が受信バッファエリア19−４に受信し
たフレームの検査を経て、LAN制御LSI16に対し受信した
フレームの送信を指示し、送信完了通知を受けると、バ
ッファをLAN制御LSI17の管理する受信バッファプールへ
返却する。
の送信の場合にも、上と同様に、マイクロプロセッサ10
が、LAN制御LSI17が受信バッファエリア19−４に受信し
たフレームの検査を経て、LAN制御LSI16に対し受信した
フレームの送信を指示し、送信完了通知を受けると、バ
ッファをLAN制御LSI17の管理する受信バッファプールへ
返却する。
次に、アドレス検査回路20の構成および動作を第２図
に基づいて説明する。アドレス検査回路20は、前述の如
く、プロセッサバス26を介してマイクロプロセッサ10と
接続されている。プロセッサバス26のデータバス112は
バッファ108,110に、アドレスバス113はバッファ109に
接続される。マイクロプロセッサ10がアドレス検査回路
20に対してコマンドを発行したときの、コマンドコード
はレジスタ106、パラメータはレジスタ105に格納され
る。アドレス情報を格納するアドレス情報格納RAM101に
対するアクセスは、ハッシュアドレスジェネレータ103
の出力121と、マイクロプロセッサ10が指定したアドレ
ス125のいずれか一方を、制御信号117,セレクタ104によ
って選択する。
に基づいて説明する。アドレス検査回路20は、前述の如
く、プロセッサバス26を介してマイクロプロセッサ10と
接続されている。プロセッサバス26のデータバス112は
バッファ108,110に、アドレスバス113はバッファ109に
接続される。マイクロプロセッサ10がアドレス検査回路
20に対してコマンドを発行したときの、コマンドコード
はレジスタ106、パラメータはレジスタ105に格納され
る。アドレス情報を格納するアドレス情報格納RAM101に
対するアクセスは、ハッシュアドレスジェネレータ103
の出力121と、マイクロプロセッサ10が指定したアドレ
ス125のいずれか一方を、制御信号117,セレクタ104によ
って選択する。
アドレス情報検索を指示するコマンドが発行されたと
き、レジスタ105に、マイクロプロセッサ10が与えたパ
ラメータのうちの、６バイトのステーションアドレス
が、ハッシュアドレスジェネレータ103および比較器122
に与えられる。ハッシュアドレスジェネレータ103は、
ハッシュ関数値格納メモリ120の値から、ハッシュアド
レス121を生成し、セレクタ104を介して、アドレス情報
格納RAM101に与える。これにより、前記ハッシュアドレ
スの指すエントリのステーションアドレス部150−１〜
６が、比較器122に送られ、付属情報150−7,8および前
記ハッシュアドレスが、レジスタ107に送られる。
き、レジスタ105に、マイクロプロセッサ10が与えたパ
ラメータのうちの、６バイトのステーションアドレス
が、ハッシュアドレスジェネレータ103および比較器122
に与えられる。ハッシュアドレスジェネレータ103は、
ハッシュ関数値格納メモリ120の値から、ハッシュアド
レス121を生成し、セレクタ104を介して、アドレス情報
格納RAM101に与える。これにより、前記ハッシュアドレ
スの指すエントリのステーションアドレス部150−１〜
６が、比較器122に送られ、付属情報150−7,8および前
記ハッシュアドレスが、レジスタ107に送られる。
レジスタ107内に格納された付属情報内のエントリ使
用／未使用ビット160−１の値は、信号線126を介して、
比較器122および制御回路102に与えられる。信号線126
が、エントリ使用中を示すならば、比較器122は、レジ
スタ105から入力されたステーションアドレスとアドレ
ス情報格納RAM101から出力されたステーションアドレス
とを比較して、結果が信号線124を介して制御回路102へ
通知され、更に、制御信号119を介して、レジスタ107内
のコマンド実行結果表示フィールドに反映される。
用／未使用ビット160−１の値は、信号線126を介して、
比較器122および制御回路102に与えられる。信号線126
が、エントリ使用中を示すならば、比較器122は、レジ
スタ105から入力されたステーションアドレスとアドレ
ス情報格納RAM101から出力されたステーションアドレス
とを比較して、結果が信号線124を介して制御回路102へ
通知され、更に、制御信号119を介して、レジスタ107内
のコマンド実行結果表示フィールドに反映される。
アドレス情報登録を指示するコマンドが発行されたと
きは、前述のアドレス情報検索を指示するコマンドと同
様に、レジスタ105に、マイクロプロセッサ10が与えた
パラメータのうちの、６バイトのステーションアドレス
から対応するハッシュアドレス121が生成されて、セレ
クタ104を介してアドレス情報格納RAM101に与えられ、
前記ハッシュアドレスの指すエントリ使用／未使用表示
ビット160−１の内容が、レジスタ107へ転送される。レ
ジスタ107からエントリ使用／未使用表示ビット160−１
の結果が信号線126を介して制御回路102へ通知される。
エントリが使用中の場合には、レジスタ105内のステー
ションアドレスおよび付属情報を、前記ハッシュアドレ
スの指すエントリに登録し、レジスタ107には登録成功
通知と前記ハッシュアドレスが設定される。
きは、前述のアドレス情報検索を指示するコマンドと同
様に、レジスタ105に、マイクロプロセッサ10が与えた
パラメータのうちの、６バイトのステーションアドレス
から対応するハッシュアドレス121が生成されて、セレ
クタ104を介してアドレス情報格納RAM101に与えられ、
前記ハッシュアドレスの指すエントリ使用／未使用表示
ビット160−１の内容が、レジスタ107へ転送される。レ
ジスタ107からエントリ使用／未使用表示ビット160−１
の結果が信号線126を介して制御回路102へ通知される。
エントリが使用中の場合には、レジスタ105内のステー
ションアドレスおよび付属情報を、前記ハッシュアドレ
スの指すエントリに登録し、レジスタ107には登録成功
通知と前記ハッシュアドレスが設定される。
次に、アドレス情報削除を指示するコマンドが発行さ
れたとき、前記アドレス情報検索を指示するコマンドと
同様に、レジスタ105に、マイクロプロセッサ10が与え
たパラメータのうちの、６バイトのステーションアドレ
スから対応するハッシュアドレス121が生成されて、セ
レクタ104を介してアドレス情報格納RAM101に与えら
れ、前記ハッシュアドレスの指すエントリのステーショ
ンアドレス部160−１〜６が比較器122へ送られ、付属情
報150−7,8および前記ハッシュアドレスが、レジスタ10
7に送られる。レジスタ107に格納された付属情報内のエ
ントリ使用／未使用表示ビット160−１の値は、信号線1
26を介して比較器122および制御回路102に与えられる。
れたとき、前記アドレス情報検索を指示するコマンドと
同様に、レジスタ105に、マイクロプロセッサ10が与え
たパラメータのうちの、６バイトのステーションアドレ
スから対応するハッシュアドレス121が生成されて、セ
レクタ104を介してアドレス情報格納RAM101に与えら
れ、前記ハッシュアドレスの指すエントリのステーショ
ンアドレス部160−１〜６が比較器122へ送られ、付属情
報150−7,8および前記ハッシュアドレスが、レジスタ10
7に送られる。レジスタ107に格納された付属情報内のエ
ントリ使用／未使用表示ビット160−１の値は、信号線1
26を介して比較器122および制御回路102に与えられる。
信号線126がエントリ使用中を示すならば、比較器122
は、レジスタ105から入力されたステーションアドレス
と、アドレス情報格納RAM101から出力されたステーショ
ンアドレスとを比較し、結果が信号線126を介して制御
回路102へ通知され、二つのステーションアドレスが一
致し、かつ、エントリの種別表示ビット160−２が動的
エントリを示す場合には、バッファ111を介して、前記
ハッシュアドレスの指すエントリ使用／未使用表示ビッ
ト160−１の値を、未使用に設定する。二つのステーシ
ョンアドレスが一致しない場合には、レジスタ107にそ
の結果を設定する。
は、レジスタ105から入力されたステーションアドレス
と、アドレス情報格納RAM101から出力されたステーショ
ンアドレスとを比較し、結果が信号線126を介して制御
回路102へ通知され、二つのステーションアドレスが一
致し、かつ、エントリの種別表示ビット160−２が動的
エントリを示す場合には、バッファ111を介して、前記
ハッシュアドレスの指すエントリ使用／未使用表示ビッ
ト160−１の値を、未使用に設定する。二つのステーシ
ョンアドレスが一致しない場合には、レジスタ107にそ
の結果を設定する。
以上は、ブリッジ本来の処理の高速化に関する処理で
あり、前述の第一のモードに相当する。また、プロセッ
サ10から上述の各コマンドが発行されていない状態で、
プロセッサ10から、アドレスバス113に、アドレス情報
格納RAM101のアドレスが入力された場合は、バッファ10
9,アドレスバス125,セレクタ104を介して、アドレス情
報格納RAM101にアクセスし、指定されたメモリの内容が
バッファ111,同108を介してプロセッサ10のデータバス1
12に出力される。これは、前述の、プロセッサから直接
参照する、第二のモードに相当する。
あり、前述の第一のモードに相当する。また、プロセッ
サ10から上述の各コマンドが発行されていない状態で、
プロセッサ10から、アドレスバス113に、アドレス情報
格納RAM101のアドレスが入力された場合は、バッファ10
9,アドレスバス125,セレクタ104を介して、アドレス情
報格納RAM101にアクセスし、指定されたメモリの内容が
バッファ111,同108を介してプロセッサ10のデータバス1
12に出力される。これは、前述の、プロセッサから直接
参照する、第二のモードに相当する。
次に、ハッシュアドレスジェネレータ103の構成を、
第３図に従って説明する。予め計算されたハッシュ関数
値が、例えば、65536×８ビットメモリ３個に分割して
格納される。48ビットのステーションアドレスを、例え
ば、16ビットずつ130−１〜130−３に分割して、それぞ
れ、ハッシュ関数値格納メモリ120−１〜120−３に入力
する。その結果得られる８ビットずつのハッシュ関数値
131−１〜131〜３を選択回路132に入力する。更に、24
ビットのハッシュ関数値を、例えば、13ビットに圧縮
し、ハッシュアドレス121を生成する。
第３図に従って説明する。予め計算されたハッシュ関数
値が、例えば、65536×８ビットメモリ３個に分割して
格納される。48ビットのステーションアドレスを、例え
ば、16ビットずつ130−１〜130−３に分割して、それぞ
れ、ハッシュ関数値格納メモリ120−１〜120−３に入力
する。その結果得られる８ビットずつのハッシュ関数値
131−１〜131〜３を選択回路132に入力する。更に、24
ビットのハッシュ関数値を、例えば、13ビットに圧縮
し、ハッシュアドレス121を生成する。
次に、第７図に従って、フレーム検査，ステーション
アドレス検査，フレームの中継およびステーションアド
レス学習の一連の動作を説明する。
アドレス検査，フレームの中継およびステーションアド
レス学習の一連の動作を説明する。
今、フレームを受信すると、まず、受信フレームの宛
先ステーションアドレスが、ブリッジ１のステーション
アドレスと等しいか否かを検査する（ステップ201）。
検査の結果、受信フレームがブリッジ１宛であれば、ブ
リッジ１内システム管理モジュールにフレームを渡す
（ステップ212）。また、受信フレームがブリッジ１宛
ではない場合には、フレームの種別が、例えば、即時応
答フレームか否かを検査し（ステップ202）、即時応答
フレームの場合は中継処理を実行しない。
先ステーションアドレスが、ブリッジ１のステーション
アドレスと等しいか否かを検査する（ステップ201）。
検査の結果、受信フレームがブリッジ１宛であれば、ブ
リッジ１内システム管理モジュールにフレームを渡す
（ステップ212）。また、受信フレームがブリッジ１宛
ではない場合には、フレームの種別が、例えば、即時応
答フレームか否かを検査し（ステップ202）、即時応答
フレームの場合は中継処理を実行しない。
フレームの種別が中継してよいフレームである場合に
は、次に、発信元ステーションアドレスと宛先ステーシ
ョンアドレスとが等しいか否かを検査する（ステップ20
3）。等しい場合には、ステップ206に進む。等しくない
場合には、アドレス検査回路を使って、宛先ステーショ
ンアドレスがアドレス情報格納RAM101に登録されている
か否かを検査する（ステップ204）。この検査の結果、
宛先ステーションアドレスがアドレス情報格納RAM101に
登録されており、かつ、前述のセグメント番号表示フィ
ールド160−３〜160−６がLAN41を示すならば、受信し
たフリームはLAN41上のステーション宛のものであり、
中継の必要がなく、ステップ211に進む。
は、次に、発信元ステーションアドレスと宛先ステーシ
ョンアドレスとが等しいか否かを検査する（ステップ20
3）。等しい場合には、ステップ206に進む。等しくない
場合には、アドレス検査回路を使って、宛先ステーショ
ンアドレスがアドレス情報格納RAM101に登録されている
か否かを検査する（ステップ204）。この検査の結果、
宛先ステーションアドレスがアドレス情報格納RAM101に
登録されており、かつ、前述のセグメント番号表示フィ
ールド160−３〜160−６がLAN41を示すならば、受信し
たフリームはLAN41上のステーション宛のものであり、
中継の必要がなく、ステップ211に進む。
この条件が満たされない、すなわち、宛先ステーショ
ンアドレスがアドレス情報格納RAM101に登録されていな
い、または、前述のセグメント番号表示フィールド160
−３〜160−６がLAN45を示す如く登録されている場合
は、フレーム中継処理を実行する必要があり、ステップ
206へ進む。ステップ206では、受信したフレームの長さ
を検査する。フレームの長さがLAN45で許されている最
大フレーム長を越える場合は、中継することなくステッ
プ208へ進む。LAN45で許されている最大フレーム長を越
えない場合は、受信したフレームをLAN45へ送信する
（ステップ207）。
ンアドレスがアドレス情報格納RAM101に登録されていな
い、または、前述のセグメント番号表示フィールド160
−３〜160−６がLAN45を示す如く登録されている場合
は、フレーム中継処理を実行する必要があり、ステップ
206へ進む。ステップ206では、受信したフレームの長さ
を検査する。フレームの長さがLAN45で許されている最
大フレーム長を越える場合は、中継することなくステッ
プ208へ進む。LAN45で許されている最大フレーム長を越
えない場合は、受信したフレームをLAN45へ送信する
（ステップ207）。
ステップ208以下では、ステーションアドレス学習処
理を行う。まず、ステップ208では、発信元ステーショ
ンアドレスが、アドレス情報格納RAM101に登録されてい
るか否かを検査する。既に登録されている場合には、登
録処理を行うことなくステップ211へ進む。登録されて
いない場合には、登録処理を実行するため、ステップ20
9へ進む。ステップ209では、アドレス検査回路に、発信
元ステーションアドレス,LAN41を指すセグメント番号，
種別＝動的エントリとして、アドレス情報登録コマンド
を発行する。
理を行う。まず、ステップ208では、発信元ステーショ
ンアドレスが、アドレス情報格納RAM101に登録されてい
るか否かを検査する。既に登録されている場合には、登
録処理を行うことなくステップ211へ進む。登録されて
いない場合には、登録処理を実行するため、ステップ20
9へ進む。ステップ209では、アドレス検査回路に、発信
元ステーションアドレス,LAN41を指すセグメント番号，
種別＝動的エントリとして、アドレス情報登録コマンド
を発行する。
ステップ210ではコマンド実行結果を検査し、登録に
成功した場合にはステップ211へ進み、失敗した場合に
は、ステップ213へ進む。なお、ステップ211には、ステ
ップ205,208,210から進むので、発信元ステーションア
ドレスに対応するハッシュアドレスをアドレス検査回路
から通知されており、このハッシュアドレスの指すエン
トリのエイジフィールドの値を、初期値に設定する。こ
こで、ステップ205から進んだ場合には、宛先ステーシ
ョンアドレスに対応するハッシュアドレスを通知されて
いるだけであるが、宛先ステーションアドレスと発信元
ステーションアドレスとが等しいので、これは、発信元
ステーションアドレスに対応するハッシュアドレスと等
しい。ステップ213では、アドレス情報登録失敗に関す
る統計処理を行う。
成功した場合にはステップ211へ進み、失敗した場合に
は、ステップ213へ進む。なお、ステップ211には、ステ
ップ205,208,210から進むので、発信元ステーションア
ドレスに対応するハッシュアドレスをアドレス検査回路
から通知されており、このハッシュアドレスの指すエン
トリのエイジフィールドの値を、初期値に設定する。こ
こで、ステップ205から進んだ場合には、宛先ステーシ
ョンアドレスに対応するハッシュアドレスを通知されて
いるだけであるが、宛先ステーションアドレスと発信元
ステーションアドレスとが等しいので、これは、発信元
ステーションアドレスに対応するハッシュアドレスと等
しい。ステップ213では、アドレス情報登録失敗に関す
る統計処理を行う。
次に、第８図に基づいて、アドレス情報のエイジ制御
処理について説明する。前述のタイマ15からの周期Ｔの
タイマ割込みが発生すると、アドレス検査回路のアドレ
ス情報格納RAM101の各エントリ140−１〜140−Ｎのエイ
ジフィールド150−８を検査，更新，タイムアウトとな
ったエントリの登録を無効とする。
処理について説明する。前述のタイマ15からの周期Ｔの
タイマ割込みが発生すると、アドレス検査回路のアドレ
ス情報格納RAM101の各エントリ140−１〜140−Ｎのエイ
ジフィールド150−８を検査，更新，タイムアウトとな
ったエントリの登録を無効とする。
すなわち、まず、ｉ番目のエントリの制御フィールド
150−７の使用／未使用表示ビット160−１を検査して、
エントリが使用中か未使用かを検査し（ステップ30
2）、未使用ならば、次のエントリの検査に進む。使用
中ならば、ステップ303に進み、エントリの種別表示ビ
ット160−２を検査する。ｉ番目のエントリが静的エン
トリならば、次のエントリの検査に進む。ｉ番目のエン
トリが動的エントリならば、ステップ304へ進む、エイ
ジフィールド150−８の値が０が否かを検査する。ｉ番
目のエントリのエイジフィールド150−８の値が０であ
れば、規定時間ｉ番目のエントリのステーションから送
信されたフレームはなく、このステーションが活動状態
でない、または、LANから離脱したものとして、使用／
未使用表示ビート160−１を未使用に設定する（ステッ
プ308）。ｉ番目のエントリのエイジフィールド150−８
の値が０でないならば、エイジフィールドの値を１だけ
減算する（ステップ306）。以上のステップを、すべて
のエントリに対して行う。
150−７の使用／未使用表示ビット160−１を検査して、
エントリが使用中か未使用かを検査し（ステップ30
2）、未使用ならば、次のエントリの検査に進む。使用
中ならば、ステップ303に進み、エントリの種別表示ビ
ット160−２を検査する。ｉ番目のエントリが静的エン
トリならば、次のエントリの検査に進む。ｉ番目のエン
トリが動的エントリならば、ステップ304へ進む、エイ
ジフィールド150−８の値が０が否かを検査する。ｉ番
目のエントリのエイジフィールド150−８の値が０であ
れば、規定時間ｉ番目のエントリのステーションから送
信されたフレームはなく、このステーションが活動状態
でない、または、LANから離脱したものとして、使用／
未使用表示ビート160−１を未使用に設定する（ステッ
プ308）。ｉ番目のエントリのエイジフィールド150−８
の値が０でないならば、エイジフィールドの値を１だけ
減算する（ステップ306）。以上のステップを、すべて
のエントリに対して行う。
上記実施例に示したブリッジによれば、フレームの中
継要／不要判定等のためのアドレス検査処理，ネットワ
ーク間接続ステーションのステーションアドレスの学習
処理の高速化，オーバーヘッドの最小化等を実現するこ
とができる。
継要／不要判定等のためのアドレス検査処理，ネットワ
ーク間接続ステーションのステーションアドレスの学習
処理の高速化，オーバーヘッドの最小化等を実現するこ
とができる。
以下、本発明の他の実施例を説明する。
第９図は、本発明の第二の実施例を示す構成図であ
る。図において、記号10,11,13,14,16〜25および41〜48
は、第１図に示したと同じ構成要素を示している。ま
た、12aはアドレス情報登録に関する統計情報401を格納
しているRAM、49aは前記統計情報401を解析する手段40
2,該解析手段402の解析結果を基に新たなハッシュ関数
を決定する手段403を含む管理装置を示している。
る。図において、記号10,11,13,14,16〜25および41〜48
は、第１図に示したと同じ構成要素を示している。ま
た、12aはアドレス情報登録に関する統計情報401を格納
しているRAM、49aは前記統計情報401を解析する手段40
2,該解析手段402の解析結果を基に新たなハッシュ関数
を決定する手段403を含む管理装置を示している。
本実施例における、ブリッジの基本動作は前述の実施
例と同様である。本実施例では、ブリッジのフレーム中
継処理フローを説明する第７図において、アドレス検査
回路へのアドレス情報登録失敗に関する統計処理の結果
の利用に関するものである。
例と同様である。本実施例では、ブリッジのフレーム中
継処理フローを説明する第７図において、アドレス検査
回路へのアドレス情報登録失敗に関する統計処理の結果
の利用に関するものである。
ブリッジ1aは、フレームを受信した際、フレームの発
信元ステーションアドレスがアドレス情報格納RAM101に
登録されているか否かを検査し、登録されていない場合
には、発信元ステーションアドレス他付属情報のアドレ
ス情報格納RAM101への登録を試行する。この際、発信元
ステーションアドレスから生成されるハッシュアドレス
が指すエントリが既に使用されている場合には、登録は
失敗し統計処理を行う。このようにして、アドレス情報
登録統計情報401に採取された統計情報および現在アド
レス検査回路に登録されているステーションアドレス
を、管理装置49aからの要求によって、シリアルインタ
フェース14,通信手段50を介して、管理装置49a内のアド
レス情報登録統計解析手段402に渡す。アドレス情報登
録統計解析手段402は、ブリッジ1aから送られた前記情
報を分析し、この結果をハッシュ関数決定手段403に渡
す。ハッシュ関数決定手段403は、前述の解析の結果を
基に、LANに接続されているステーションアドレスの分
布において、アドレス情報格納RAM101のエントリを有効
に活用できるような、ハッシュアドレスを生成するハッ
シュ関数を決定し、その関数値を求め、通信手段50を介
してブリッジ1aへ転送する。
信元ステーションアドレスがアドレス情報格納RAM101に
登録されているか否かを検査し、登録されていない場合
には、発信元ステーションアドレス他付属情報のアドレ
ス情報格納RAM101への登録を試行する。この際、発信元
ステーションアドレスから生成されるハッシュアドレス
が指すエントリが既に使用されている場合には、登録は
失敗し統計処理を行う。このようにして、アドレス情報
登録統計情報401に採取された統計情報および現在アド
レス検査回路に登録されているステーションアドレス
を、管理装置49aからの要求によって、シリアルインタ
フェース14,通信手段50を介して、管理装置49a内のアド
レス情報登録統計解析手段402に渡す。アドレス情報登
録統計解析手段402は、ブリッジ1aから送られた前記情
報を分析し、この結果をハッシュ関数決定手段403に渡
す。ハッシュ関数決定手段403は、前述の解析の結果を
基に、LANに接続されているステーションアドレスの分
布において、アドレス情報格納RAM101のエントリを有効
に活用できるような、ハッシュアドレスを生成するハッ
シュ関数を決定し、その関数値を求め、通信手段50を介
してブリッジ1aへ転送する。
新たなハッシュ関数値を受取ったブリッジ1aは、アド
レス検査回路20内のアドレス情報格納RAM101のエントリ
をすべて無効とし、前述の新たなハッシュ関数値を、ハ
ッシュ関数値格納メモリ120に設定する。ここで、管理
装置49a内のアドレス情報登録統計解析手段402およびハ
ッシュ関数決定手段403をブリッジ1a内に実装できる場
合には、ブリッジ1a内に実装してもよい。
レス検査回路20内のアドレス情報格納RAM101のエントリ
をすべて無効とし、前述の新たなハッシュ関数値を、ハ
ッシュ関数値格納メモリ120に設定する。ここで、管理
装置49a内のアドレス情報登録統計解析手段402およびハ
ッシュ関数決定手段403をブリッジ1a内に実装できる場
合には、ブリッジ1a内に実装してもよい。
上記実施例によれば、ハッシュ関数の特性とステーシ
ョンアドレスの分布とが合わず、アドレス検査回路20内
のアドレス情報格納RAM101のエントリに空きが多数存在
するにもかかわらず、異なるステーションアドレスが同
じエントリに写像され、アドレス情報の登録に失敗する
“衝突”が頻発する場合に、統計情報の分析により、
“衝突”発生を小さくする新たなハッシュ関数に変更す
ることができ、アドレス情報格納RAM101の有効活用がで
きる効果がある。
ョンアドレスの分布とが合わず、アドレス検査回路20内
のアドレス情報格納RAM101のエントリに空きが多数存在
するにもかかわらず、異なるステーションアドレスが同
じエントリに写像され、アドレス情報の登録に失敗する
“衝突”が頻発する場合に、統計情報の分析により、
“衝突”発生を小さくする新たなハッシュ関数に変更す
ることができ、アドレス情報格納RAM101の有効活用がで
きる効果がある。
なお、上記実施例においては、管理装置49aを通信回
線50を通じてブリッジ1aと直接接続した例を示したが、
管理装置は、いずれかのLAN等に接続されており、ブリ
ッジを介して通信可能に構成することも可能である。
線50を通じてブリッジ1aと直接接続した例を示したが、
管理装置は、いずれかのLAN等に接続されており、ブリ
ッジを介して通信可能に構成することも可能である。
次に、本発明の第三の実施例を第10図に従って説明す
る。第10図は、第１図に示したブリッジ１内に実装する
アドレス検査回路の他の構成例を示すものであり、先に
第２図に示した実施例の構成を拡張したものである。図
において、第２図に示した実施例の構成に追加している
構成要素は、アドレス情報格納溢れメモリ127,溢れメモ
リ制御回路128,レジスタ129,セレクタ134である。
る。第10図は、第１図に示したブリッジ１内に実装する
アドレス検査回路の他の構成例を示すものであり、先に
第２図に示した実施例の構成を拡張したものである。図
において、第２図に示した実施例の構成に追加している
構成要素は、アドレス情報格納溢れメモリ127,溢れメモ
リ制御回路128,レジスタ129,セレクタ134である。
以下、本実施例の動作を説明する。まず、プロセッサ
10が、アドレス情報検索のコマンドを発行したとき、ア
ドレス情報格納RAM101およびアドレス情報格納溢れメモ
リ127に対する検索が、並行して行われる。なお、アド
レス情報格納RAM101に対する検索は、先に説明した実施
例の場合と同様である。また、アドレス情報格納溢れメ
モリ127に対する検索は、このメモリが連想メモリであ
ることから、ステーションアドレスを入力することによ
り、すべてのエントリのステーションアドレスフィール
ドの内容との比較が同時に並行して行われ、結果が信号
135,溢れメモリ制御回路128,信号136を介して、制御回
路102に通知される。後述する如く、アドレス情報格納R
AM101とアドレス情報格納溢れメモリ127の両方に登録さ
れることがないように、登録時に制御されている。従っ
て、検索対象の情報が、いずれかのメモリに格納されて
いた場合には、その内容およびどちらのメモリに登録さ
れていたかが、レジスタ107に設定される。
10が、アドレス情報検索のコマンドを発行したとき、ア
ドレス情報格納RAM101およびアドレス情報格納溢れメモ
リ127に対する検索が、並行して行われる。なお、アド
レス情報格納RAM101に対する検索は、先に説明した実施
例の場合と同様である。また、アドレス情報格納溢れメ
モリ127に対する検索は、このメモリが連想メモリであ
ることから、ステーションアドレスを入力することによ
り、すべてのエントリのステーションアドレスフィール
ドの内容との比較が同時に並行して行われ、結果が信号
135,溢れメモリ制御回路128,信号136を介して、制御回
路102に通知される。後述する如く、アドレス情報格納R
AM101とアドレス情報格納溢れメモリ127の両方に登録さ
れることがないように、登録時に制御されている。従っ
て、検索対象の情報が、いずれかのメモリに格納されて
いた場合には、その内容およびどちらのメモリに登録さ
れていたかが、レジスタ107に設定される。
次に、プロセッサ10が、アドレス登録のコマンドを発
行したとき、まず、先に示した実施例の動作により、ア
ドレス情報格納RAM101への登録を試みる。この結果、登
録が成功した場合には、先に示した実施例と同様の動作
を行う。登録が失敗、すなわち、生成されたハッシュア
ドレスの指すエントリが既に使用されていた場合には、
この結果を通知された制御回路102は、溢れメモリ制御
回路128に対し、アドレス情報をアドレス情報格納溢れ
メモリ127に登録するよう指示する。
行したとき、まず、先に示した実施例の動作により、ア
ドレス情報格納RAM101への登録を試みる。この結果、登
録が成功した場合には、先に示した実施例と同様の動作
を行う。登録が失敗、すなわち、生成されたハッシュア
ドレスの指すエントリが既に使用されていた場合には、
この結果を通知された制御回路102は、溢れメモリ制御
回路128に対し、アドレス情報をアドレス情報格納溢れ
メモリ127に登録するよう指示する。
溢れメモリ制御回路128は、これに対して、アドレス
情報格納溢れメモリ127に空きエントリがあればそのエ
ントリにアドレス情報を登録し、空きがない場合には、
登録されているエントリのうち、エイジフィールドの値
が最も小さいエントリを無効にして、そこに新規のアド
レス情報を格納し、制御回路102へ、信号線136を介して
通知する。制御回路102は、この通知に対して、アドレ
ス情報をアドレス情報格納溢れメモリ127に登録したこ
とを示すよう、レジスタ107の内容を更新する。
情報格納溢れメモリ127に空きエントリがあればそのエ
ントリにアドレス情報を登録し、空きがない場合には、
登録されているエントリのうち、エイジフィールドの値
が最も小さいエントリを無効にして、そこに新規のアド
レス情報を格納し、制御回路102へ、信号線136を介して
通知する。制御回路102は、この通知に対して、アドレ
ス情報をアドレス情報格納溢れメモリ127に登録したこ
とを示すよう、レジスタ107の内容を更新する。
次に、プロセッサ10が、アドレス情報削除のコマンド
を発行したとき、アドレス情報検索のコマンドを発行し
たときと同様に、二つのメモリの検索を同時に開始し、
指定されたステーションアドレスとエントリのステーシ
ョンアドレス部が一致するエントリが存在する場合に
は、該エントリの制御フィールドの使用／未使用ビット
を未使用に設定して、レジスタ107に削除完了を示すよ
う、レジスタ107の内容を更新する。
を発行したとき、アドレス情報検索のコマンドを発行し
たときと同様に、二つのメモリの検索を同時に開始し、
指定されたステーションアドレスとエントリのステーシ
ョンアドレス部が一致するエントリが存在する場合に
は、該エントリの制御フィールドの使用／未使用ビット
を未使用に設定して、レジスタ107に削除完了を示すよ
う、レジスタ107の内容を更新する。
上記実施例において、アドレス情報格納溢れメモリ12
7に登録されている情報を、アドレス情報格納RAM101に
登録し直す必要はないが、定期的に、アドレス情報格納
溢れメモリ127に登録されている情報を、アドレス情報
格納RAM101に登録することを試行してもよい。
7に登録されている情報を、アドレス情報格納RAM101に
登録し直す必要はないが、定期的に、アドレス情報格納
溢れメモリ127に登録されている情報を、アドレス情報
格納RAM101に登録することを試行してもよい。
先に示した実施例（第２図参照）のアドレス検査回路
において、異なるステーションアドレスが同じエントリ
に写像される“衝突”が発生し、アドレス情報登録失敗
が頻発するという場合には、本実施例による、アドレス
情報格納溢れメモリ127に登録する方式により、アドレ
ス情報を登録できないことによる全LANセグメントへの
ブロードキャストを防ぎ、LANのトラフィックを最小限
に留めることができる。
において、異なるステーションアドレスが同じエントリ
に写像される“衝突”が発生し、アドレス情報登録失敗
が頻発するという場合には、本実施例による、アドレス
情報格納溢れメモリ127に登録する方式により、アドレ
ス情報を登録できないことによる全LANセグメントへの
ブロードキャストを防ぎ、LANのトラフィックを最小限
に留めることができる。
次に、本発明の更に他の実施例を第11図に従って説明
する。第11図は、本発明に係るブリッジを使用した応用
システムの構成例を示す図である。図において、501−
１〜501−Ｋはそれぞれ、複数のプロセッサから構成さ
れるクラスタ、502−１−１〜502−Ｋ−Ｍはプロセッ
サ、503−１−１〜503−Ｋ−Ｍは前記プロセッサをLAN
に接続するLANインタフェース回路、504−１〜504−Ｋ
はクラスタ内のプロセッサ間接続LAN、１−１〜１−Ｋ
はクラスタ間を接続するLANにれぞれのクラスタを接続
するブリッジを示している。なお、第11図において、各
プロセッサ502−１−１〜502−Ｋ−Ｍは、クラスタ内LA
N504−１〜504−Ｋによって、クラスタ内のプロセッサ
と通信可能である。更に、クラスタ501−１〜501−Ｋ
は、ブリッジ１−１〜１−Ｋを介し、クラスタ間を接続
するLAN505によって接続されており、クラスタ間の通信
が可能である。
する。第11図は、本発明に係るブリッジを使用した応用
システムの構成例を示す図である。図において、501−
１〜501−Ｋはそれぞれ、複数のプロセッサから構成さ
れるクラスタ、502−１−１〜502−Ｋ−Ｍはプロセッ
サ、503−１−１〜503−Ｋ−Ｍは前記プロセッサをLAN
に接続するLANインタフェース回路、504−１〜504−Ｋ
はクラスタ内のプロセッサ間接続LAN、１−１〜１−Ｋ
はクラスタ間を接続するLANにれぞれのクラスタを接続
するブリッジを示している。なお、第11図において、各
プロセッサ502−１−１〜502−Ｋ−Ｍは、クラスタ内LA
N504−１〜504−Ｋによって、クラスタ内のプロセッサ
と通信可能である。更に、クラスタ501−１〜501−Ｋ
は、ブリッジ１−１〜１−Ｋを介し、クラスタ間を接続
するLAN505によって接続されており、クラスタ間の通信
が可能である。
本実施例においては、ブリッジ１−１〜１−Ｋが、ア
ドレス学習機能およびフレームフィルタリング機能を備
えているので、各プロセッサは、どのクラスタに所属す
るかを意識することなく、プロセッサ間通信を行うこと
ができる。例えば、プロセッサ502−１−が、プロセッ
サ502−１−ｎ宛のプロセッサ間通信フレームを、LANイ
ンタフェース回路503−１−１を介して、LAN504−１に
送出すると、プロセッサ502−１−ｎのLANインタフェー
ス回路503−１−ｎおよびブリッジ１−１がフレームを
受信する。LANインタフェース回路503−１−ｎは、受信
フレームをプロセッサ502−１−ｎへ渡す。
ドレス学習機能およびフレームフィルタリング機能を備
えているので、各プロセッサは、どのクラスタに所属す
るかを意識することなく、プロセッサ間通信を行うこと
ができる。例えば、プロセッサ502−１−が、プロセッ
サ502−１−ｎ宛のプロセッサ間通信フレームを、LANイ
ンタフェース回路503−１−１を介して、LAN504−１に
送出すると、プロセッサ502−１−ｎのLANインタフェー
ス回路503−１−ｎおよびブリッジ１−１がフレームを
受信する。LANインタフェース回路503−１−ｎは、受信
フレームをプロセッサ502−１−ｎへ渡す。
ブリッジ１−１は、前記実施例に示した如きステーシ
ョンアドレスの学習を行っており、前記フレームはLAN5
04−１に接続されたステーションに宛てたものであり、
他のクラスタへ転送する必要がない。これに対し、プロ
セッサ502−１−１がプロセッサ502−Ｋ−１宛のプロセ
ッサ間通信フレームを、LANインタフェース回路503−１
−１を介してLAN504−１に送出すると、ブリッジ１−１
がフレームを受信し、この場合宛先ステーションアドレ
スがLAN504−１上にないことがアドレス検査回路を使っ
て判明する。そこで、ブリッジ１−１は、クラスタ間接
続LAN505に受信フレームを送信する。ブリッジ１−Ｋ
は、ブリッジ１−１が送信したフレームを受信すると、
LAN504−Ｋに送信し、LANインタフェース回路503−Ｋ−
１が、フレームを受信し、これにより、フレームがプロ
セッサ502−Ｋ−１に到達する。
ョンアドレスの学習を行っており、前記フレームはLAN5
04−１に接続されたステーションに宛てたものであり、
他のクラスタへ転送する必要がない。これに対し、プロ
セッサ502−１−１がプロセッサ502−Ｋ−１宛のプロセ
ッサ間通信フレームを、LANインタフェース回路503−１
−１を介してLAN504−１に送出すると、ブリッジ１−１
がフレームを受信し、この場合宛先ステーションアドレ
スがLAN504−１上にないことがアドレス検査回路を使っ
て判明する。そこで、ブリッジ１−１は、クラスタ間接
続LAN505に受信フレームを送信する。ブリッジ１−Ｋ
は、ブリッジ１−１が送信したフレームを受信すると、
LAN504−Ｋに送信し、LANインタフェース回路503−Ｋ−
１が、フレームを受信し、これにより、フレームがプロ
セッサ502−Ｋ−１に到達する。
本実施例によれば、ブリッジがステーションアドレス
を学習し、フレームのフィルタリング，転送処理を実行
するので、各プロセッサは宛先プロセッサの所在を意識
することなしにフレームを送信することができる。ま
た、プロセッサの移動もプロセッサのソフトウェアに変
更を加えることなしに対応可能になる。更に、結び付き
の強いプロセッサをクラスタとして接続し、クラスタ間
をまたがるフレームは、クラスタ間の接続LANで接続
し、通信パスのトラフィックを分割し、応答性を確保す
ることもできる。
を学習し、フレームのフィルタリング，転送処理を実行
するので、各プロセッサは宛先プロセッサの所在を意識
することなしにフレームを送信することができる。ま
た、プロセッサの移動もプロセッサのソフトウェアに変
更を加えることなしに対応可能になる。更に、結び付き
の強いプロセッサをクラスタとして接続し、クラスタ間
をまたがるフレームは、クラスタ間の接続LANで接続
し、通信パスのトラフィックを分割し、応答性を確保す
ることもできる。
これらの効果は、本発明のブリッジによりLAN間を高
速結合することが可能になったことによるものである。
速結合することが可能になったことによるものである。
なお、上記各実施例は、本発明の一例として示したも
のであり、本発明はこれらに限定されるべきものではな
い。
のであり、本発明はこれらに限定されるべきものではな
い。
以上、詳細に説明した如く、本発明によれば、アドレ
ス検査回路をアドレス情報の登録／削除／検索を行うア
ドレス検査制御回路およびアドレス情報格納メモリから
構成するとともに、前記アドレス情報格納メモリは、与
えられたステーションアドレスからハッシュ関数値を用
いてテーブルエントリ番号を対応させステーションアド
レス情報の登録／削除／検索を行うモードと、前記プロ
セッサから直接参照するモードとを切換え可能に構成し
たことにより、フレームの中継要／不要判定等のための
アドレス検査処理，ネットワーク間接続ステーションの
ステーションアドレスの学習処理の高速化，オーバヘッ
ドの最少化を図り、ネットワーク間の高速結合を可能と
するネットワーク間接続ブリッジを実現できるという顕
著な効果を奏するものである。
ス検査回路をアドレス情報の登録／削除／検索を行うア
ドレス検査制御回路およびアドレス情報格納メモリから
構成するとともに、前記アドレス情報格納メモリは、与
えられたステーションアドレスからハッシュ関数値を用
いてテーブルエントリ番号を対応させステーションアド
レス情報の登録／削除／検索を行うモードと、前記プロ
セッサから直接参照するモードとを切換え可能に構成し
たことにより、フレームの中継要／不要判定等のための
アドレス検査処理，ネットワーク間接続ステーションの
ステーションアドレスの学習処理の高速化，オーバヘッ
ドの最少化を図り、ネットワーク間の高速結合を可能と
するネットワーク間接続ブリッジを実現できるという顕
著な効果を奏するものである。
また、本発明に係るアドレス検査回路におけるステー
ションアドレスからテーブルエントリ番号への写像は、
予めハッシュ関数値を計算してメモリに格納しておく如
く構成しているので、ステーションアドレスからハッシ
ュ関数値の生成を高速に、かつ、簡単な、少ないハード
ウェアで実現できる効果がある。更に、アドレス検査回
路のハッシュ関数値格納メモリを書き換え可能とするこ
とにより、ハッシュ関数の特性とステーションアドレス
の分布が合わず、衝突が頻発するような場合にも、衝突
の発生しにくい新たなハッシュ関数に変更できるという
効果もある。
ションアドレスからテーブルエントリ番号への写像は、
予めハッシュ関数値を計算してメモリに格納しておく如
く構成しているので、ステーションアドレスからハッシ
ュ関数値の生成を高速に、かつ、簡単な、少ないハード
ウェアで実現できる効果がある。更に、アドレス検査回
路のハッシュ関数値格納メモリを書き換え可能とするこ
とにより、ハッシュ関数の特性とステーションアドレス
の分布が合わず、衝突が頻発するような場合にも、衝突
の発生しにくい新たなハッシュ関数に変更できるという
効果もある。
また、アドレス検査回路に連想メモリによって構成さ
れる溢れメモリを追加することにより、衝突が発生した
場合に、この溢れメモリにアドレス情報を格納して、以
後のアドレス情報検索処理を高速に実行できるととも
に、このアドレスを宛先とするフレームのフィルタリン
グ処理ができ、不要なトラフィックを削減できるという
効果もある。
れる溢れメモリを追加することにより、衝突が発生した
場合に、この溢れメモリにアドレス情報を格納して、以
後のアドレス情報検索処理を高速に実行できるととも
に、このアドレスを宛先とするフレームのフィルタリン
グ処理ができ、不要なトラフィックを削減できるという
効果もある。
第１図は本発明の一実施例を示すブリッジの構成図、第
２図はアドレス検査回路の構成例を示す図、第３図はハ
ッシュアドレスジェネレータの構成例を示す図、第４図
はアドレス検査回路内のアドレス情報格納メモリの構成
図、第５図はアドレス情報格納メモリの各エントリの構
成図、第６図は上記エントリ内制御フィールドの構成
図、第７図はフレーム中継処理のフローチャート、第８
図はアドレスの検査回路内アドレス情報のエイジ監視処
理のフローチャート、第９図は他の実施例を示すブリッ
ジと管理装置の構成例を示す図、第10図は他の実施例を
示すアドレス検査回路の構成例を示す図、第11図はブリ
ッジの応用システムの構成例を示す図である。 1,1a:ブリッジ、10:マイクロプロセッサ、19:バッファ
メモリ、20:アドレス検査回路、41,45,405:LAN、101:ア
ドレス情報格納RAM、103:ハッシュアドレスジェネレー
タ、120:ハッシュ関数値格納メモリ。
２図はアドレス検査回路の構成例を示す図、第３図はハ
ッシュアドレスジェネレータの構成例を示す図、第４図
はアドレス検査回路内のアドレス情報格納メモリの構成
図、第５図はアドレス情報格納メモリの各エントリの構
成図、第６図は上記エントリ内制御フィールドの構成
図、第７図はフレーム中継処理のフローチャート、第８
図はアドレスの検査回路内アドレス情報のエイジ監視処
理のフローチャート、第９図は他の実施例を示すブリッ
ジと管理装置の構成例を示す図、第10図は他の実施例を
示すアドレス検査回路の構成例を示す図、第11図はブリ
ッジの応用システムの構成例を示す図である。 1,1a:ブリッジ、10:マイクロプロセッサ、19:バッファ
メモリ、20:アドレス検査回路、41,45,405:LAN、101:ア
ドレス情報格納RAM、103:ハッシュアドレスジェネレー
タ、120:ハッシュ関数値格納メモリ。
フロントページの続き (72)発明者 寺田 松昭 神奈川県川崎市麻生区王禅寺1099番地 株式会社日立製作所システム開発研究所 内 (72)発明者 溝河 貞生 茨城県日立市大みか町５丁目２番１号 株式会社日立製作所大みか工場内
Claims (4)
- 【請求項１】二つ以上のネットワークを接続し、接続す
るネットワークに対するネットワークインタフェース回
路と、該ネットワークインタフェース回路にメモリバス
を介して結合されたプロセッサと、各ネットワークによ
り共有され、かつ送信情報を格納するバッファメモリ
と、各ネットワークに接続されたステーションのアドレ
ス情報を格納し、検索を行うアドレス検査回路とを備え
たネットワーク間接続ブリッジであって、 前記アドレス検査回路は、アドレス情報の登録、削除ま
たは検索を行うアドレス検査制御回路と、アドレス情報
を格納するアドレス情報格納メモリとから構成され、 前記アドレス情報格納メモリは、与えられたステーショ
ンアドレスからハッシュ関数値を用いて、該アドレス情
報格納メモリ内に入力されるテーブルエントリの番号を
対応させ、該テーブルエントリ番号のエントリにステー
ションアドレス情報を登録、削除または検索するモード
と、前記プロセッサから直接テーブルエントリを参照す
るモードとを切換え可能に構成したことを特徴とするネ
ットワーク間接続ブリッジ。 - 【請求項２】前記ステーションアドレスからテーブルエ
ントリ番号を対応付けるハッシュ関数値を格納するハッ
シュ関数値格納メモリを書き換え可能とし、前記アドレ
ス情報格納メモリへの登録処理試行アドレスと試行結果
に関する統計情報収集手段，前記統計情報の解析手段お
よび該解析手段による解析の結果を基に前記アドレス情
報格納メモリへの情報登録エントリ番号の競合が小さく
なる新ハッシュ関数を決定する手段，該新ハッシュ関数
の数値列計算手段を備え、前記新ハッシュ関数の数値列
を前記ハッシュ関数値格納メモリに格納することを特徴
とする請求項１記載のネットワーク間接続ブリッジ。 - 【請求項３】前記統計情報の解析手段および該解析手段
による解析の結果を基に前記アドレス情報格納メモリへ
の情報登録エントリ番号の競合が小さくなる新ハッシュ
関数を決定する手段を、外部装置内に設けるとともに、
該外部装置との間の通信手段を備えて、前記外部装置へ
前記統計情報を送信し、該外部装置において前記統計情
報の解析／新たなハッシュ関数の決定を行い、該新ハッ
シュ関数の値を計算したハッシュ関数値列を受信して、
これを前記ハッシュ関数値格納メモリに格納することを
特徴とする請求項１記載のネットワーク間接続ブリッ
ジ。 - 【請求項４】前記各手段に加えて、連想メモリから成る
アドレス情報格納溢れメモリおよび溢れメモリ制御回路
を設け、アドレス情報の登録の際に、まず前記アドレス
情報格納メモリへのアドレス情報登録を試み、これに失
敗した場合には、前記アドレス情報格納溢れメモリへア
ドレス情報を登録するとともに、アドレス情報の検索の
際には、前記アドレス情報格納メモリとアドレス情報格
納溢れメモリを並列に検索することを特徴とする請求項
１〜３のいずれかに記載のネットワーク間接続ブリッ
ジ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1190831A JP2808694B2 (ja) | 1989-07-24 | 1989-07-24 | ネットワーク間接続ブリッジ |
| US07/554,872 US5247620A (en) | 1989-07-24 | 1990-07-20 | Bridge apparatus with an address check circuit for interconnecting networks |
| DE4023527A DE4023527C2 (de) | 1989-07-24 | 1990-07-24 | Brücke zur Netzwerkverbindung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1190831A JP2808694B2 (ja) | 1989-07-24 | 1989-07-24 | ネットワーク間接続ブリッジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0354937A JPH0354937A (ja) | 1991-03-08 |
| JP2808694B2 true JP2808694B2 (ja) | 1998-10-08 |
Family
ID=16264492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1190831A Expired - Lifetime JP2808694B2 (ja) | 1989-07-24 | 1989-07-24 | ネットワーク間接続ブリッジ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5247620A (ja) |
| JP (1) | JP2808694B2 (ja) |
| DE (1) | DE4023527C2 (ja) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4103888C2 (de) * | 1990-02-09 | 1994-01-27 | Hitachi Ltd | Adreßfiltereinheit zum Ausführen eines Adreßfilterverfahrens unter einer Vielzahl von Netzwerken |
| DE59107356D1 (de) * | 1991-02-27 | 1996-03-14 | Siemens Ag | Verfahren zum Erfassen von Kommunikationsendgeräteadressen in einer lokale Netze verbindenden Netzübergangseinrichtung |
| GB9212655D0 (en) * | 1992-06-15 | 1992-07-29 | Digital Equipment Int | Communications system |
| DE69324204T2 (de) * | 1992-10-22 | 1999-12-23 | Cabletron Systems Inc | Aufsuchen von Adressen bei Paketübertragung mittels Hashing und eines inhaltsadressierten Speichers |
| JPH084273B2 (ja) * | 1992-11-30 | 1996-01-17 | 日本電気株式会社 | 複合通信網 |
| US5504747A (en) * | 1993-03-03 | 1996-04-02 | Apple Computer, Inc. | Economical payload stream routing in a multiple-ring network |
| US5473607A (en) * | 1993-08-09 | 1995-12-05 | Grand Junction Networks, Inc. | Packet filtering for data networks |
| US6122706A (en) * | 1993-12-22 | 2000-09-19 | Cypress Semiconductor Corporation | Dual-port content addressable memory |
| US6175571B1 (en) | 1994-07-22 | 2001-01-16 | Network Peripherals, Inc. | Distributed memory switching hub |
| US5812792A (en) * | 1994-07-22 | 1998-09-22 | Network Peripherals, Inc. | Use of video DRAM for memory storage in a local area network port of a switching hub |
| FR2732789B1 (fr) * | 1995-04-07 | 1997-06-06 | Sextant Avionique | Procede et dispositif de communication entre une pluralite de terminaux, compatible avec la norme arinc 629. |
| EP2270687A2 (en) * | 1995-04-11 | 2011-01-05 | Kinetech, Inc. | Identifying data in a data processing system |
| US5694556A (en) * | 1995-06-07 | 1997-12-02 | International Business Machines Corporation | Data processing system including buffering mechanism for inbound and outbound reads and posted writes |
| US5651002A (en) * | 1995-07-12 | 1997-07-22 | 3Com Corporation | Internetworking device with enhanced packet header translation and memory |
| US5852744A (en) * | 1995-07-14 | 1998-12-22 | Oki America, Inc. | Method for discovering a network printer by assigning dedicated sockets to different printer types and polling the dedicated sockets to learn the corresponding state |
| US6058429A (en) * | 1995-12-08 | 2000-05-02 | Nortel Networks Corporation | Method and apparatus for forwarding traffic between locality attached networks using level 3 addressing information |
| US6199172B1 (en) * | 1996-02-06 | 2001-03-06 | Cabletron Systems, Inc. | Method and apparatus for testing the responsiveness of a network device |
| US5835725A (en) * | 1996-10-21 | 1998-11-10 | Cisco Technology, Inc. | Dynamic address assignment and resolution technique |
| US5907689A (en) * | 1996-12-31 | 1999-05-25 | Compaq Computer Corporation | Master-target based arbitration priority |
| US6393548B1 (en) * | 1997-02-14 | 2002-05-21 | Advanced Micro Devices, Inc. | Variable 16 or 32 bit PCI interface which supports steering and swapping of data |
| US6018526A (en) * | 1997-02-20 | 2000-01-25 | Macronix America, Inc. | Bridge device with self learning between network media and integrated circuit and method based on the same |
| US6011795A (en) * | 1997-03-20 | 2000-01-04 | Washington University | Method and apparatus for fast hierarchical address lookup using controlled expansion of prefixes |
| US6657999B1 (en) * | 1997-03-31 | 2003-12-02 | Texas Instruments Incorporated | Link layer gateway computer for interconnecting ethernet and 1394 networks |
| JP3372455B2 (ja) * | 1997-07-03 | 2003-02-04 | 富士通株式会社 | パケット中継制御方法，パケット中継装置およびプログラム記憶媒体 |
| US6034957A (en) * | 1997-08-29 | 2000-03-07 | Extreme Networks, Inc. | Sliced comparison engine architecture and method for a LAN switch |
| US6178414B1 (en) * | 1997-12-16 | 2001-01-23 | Nortel Networks Limited | Method and apparatus for updating and searching an ordered list of values stored within a memory resource |
| US6084877A (en) * | 1997-12-18 | 2000-07-04 | Advanced Micro Devices, Inc. | Network switch port configured for generating an index key for a network switch routing table using a programmable hash function |
| US6785278B1 (en) * | 1998-12-10 | 2004-08-31 | International Business Machines Corporation | Methods, systems and computer program products for hashing address values |
| JP2001077831A (ja) * | 1999-09-08 | 2001-03-23 | Sony Corp | 通信制御装置および方法、通信システム、並びにプログラム格納媒体 |
| US6636929B1 (en) | 2000-04-06 | 2003-10-21 | Hewlett-Packard Development Company, L.P. | USB virtual devices |
| US7080135B1 (en) * | 2001-01-24 | 2006-07-18 | Advanced Micro Devices, Inc. | Systems and methods for accessing an address table of a network device |
| US6735604B2 (en) * | 2001-10-09 | 2004-05-11 | Arthur O. Miller | Method for storing and retrieving data objects |
| US7747747B1 (en) * | 2002-05-06 | 2010-06-29 | Apple Inc. | Method and arrangement for supressing duplicate network resources |
| US8185576B2 (en) | 2006-03-14 | 2012-05-22 | Altnet, Inc. | Filter for a distributed network |
| KR20130100323A (ko) | 2010-10-08 | 2013-09-10 | 아지노모토 가부시키가이샤 | Ｃｔ 콜로노그래피에 사용되는 경구 투여용 액제 및 소화관 조영용 조성물 |
| US8745013B2 (en) * | 2012-05-19 | 2014-06-03 | International Business Machines Corporation | Computer interface system |
| JP2016096422A (ja) * | 2014-11-13 | 2016-05-26 | 富士通株式会社 | 伝送装置、フォワーディング制御方法、及び、情報処理装置 |
| US10783026B2 (en) * | 2018-02-15 | 2020-09-22 | Honeywell International Inc. | Apparatus and method for detecting network problems on redundant token bus control network using traffic sensor |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4506360A (en) * | 1982-03-29 | 1985-03-19 | Gould Inc. | Multi-station token pass communication system and method |
| US4597078A (en) * | 1983-10-19 | 1986-06-24 | Digital Equipment Corporation | Bridge circuit for interconnecting networks |
| JPS6320626A (ja) * | 1986-07-15 | 1988-01-28 | Nec Corp | 記号列分類方式 |
| JPS6320628A (ja) * | 1986-07-15 | 1988-01-28 | Nec Corp | 記号列グル−プ分類方式 |
| JPS6320627A (ja) * | 1986-07-15 | 1988-01-28 | Nec Corp | グル−プ番号生成機構 |
| JPH0793634B2 (ja) * | 1986-11-29 | 1995-10-09 | 株式会社東芝 | アドレス変換機能付きバスアダプタ |
| US5032987A (en) * | 1988-08-04 | 1991-07-16 | Digital Equipment Corporation | System with a plurality of hash tables each using different adaptive hashing functions |
| US5027350A (en) * | 1988-10-20 | 1991-06-25 | Hewlett-Packard | Method and apparatus for providing a local area network bridge |
| US4922503A (en) * | 1988-10-28 | 1990-05-01 | Infotron Systems Corporation | Local area network bridge |
| ATE190905T1 (de) * | 1993-02-12 | 2000-04-15 | Signode Corp | Verfahren zum glätten der schweissnahtverbindung von kunststoffplatten und hergestellte verbindung |
| JPH06320627A (ja) * | 1993-05-13 | 1994-11-22 | Bridgestone Corp | 帯状ゴム部材の接合方法 |
| JPH06320628A (ja) * | 1993-05-14 | 1994-11-22 | Bridgestone Corp | プレスロールの交換装置 |
-
1989
- 1989-07-24 JP JP1190831A patent/JP2808694B2/ja not_active Expired - Lifetime
-
1990
- 1990-07-20 US US07/554,872 patent/US5247620A/en not_active Expired - Fee Related
- 1990-07-24 DE DE4023527A patent/DE4023527C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5247620A (en) | 1993-09-21 |
| DE4023527A1 (de) | 1991-01-31 |
| JPH0354937A (ja) | 1991-03-08 |
| DE4023527C2 (de) | 2002-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2808694B2 (ja) | ネットワーク間接続ブリッジ | |
| JP3335358B2 (ja) | 通信装置及び通信方法 | |
| US5027350A (en) | Method and apparatus for providing a local area network bridge | |
| US20070258359A1 (en) | Network system, node, node control program, and network control method | |
| US5568613A (en) | Dataframe bridge filter with communication node recordkeeping | |
| US8401008B2 (en) | Network node, frame transfer program and frame transfer method | |
| JPH0816470A (ja) | 並列計算機 | |
| JP2002111723A (ja) | ルーチング装置 | |
| JPH0795231A (ja) | Ｌａｎ間接続装置 | |
| US8218446B2 (en) | Frame transfer route confirmation method, node, frame transfer route confirmation program and frame transfer route confirmation system | |
| JP2000349811A (ja) | 通信制御装置 | |
| US4996524A (en) | Address information registering/searching system in network system | |
| JP3402398B2 (ja) | 並列プロセッサシステムの通信制御方法 | |
| JP3274617B2 (ja) | Ｌａｎスイッチ | |
| US6266336B1 (en) | Apparatus and method for setting A/C bits in token ring frames for switches | |
| JPH03237835A (ja) | ネットワークを相互接続するブリッジ回路 | |
| CA2064957A1 (en) | Method and apparatus for performing pattern search functions | |
| JPH07152697A (ja) | 疎結合計算機システム | |
| JP3315033B2 (ja) | ネットワークフレーム中継器 | |
| KR20010009353A (ko) | 언매니지드 이더넷 스위치의 자동 맥 주소 관리 장치 및 방법 | |
| JPH04233846A (ja) | データ伝送方法及び装置 | |
| JP4123660B2 (ja) | プログラマブルコントローラ | |
| JPH06224918A (ja) | Ｌａｎ間接続装置 | |
| JPH03141754A (ja) | アドレス管理方式 | |
| JPH11127184A (ja) | ルーティング方法及びルータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070731 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080731 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080731 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090731 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |