JPH06261102A - 複数のデータパケットを伝送するレピータにおけるシステム - Google Patents

Abstract

(57)【要約】 【目的】 レピータ上の入来パケットのソースアドレス
をモニタしかつ内部的に記憶された値と比較することが
可能なシステムを提供することである。 【構成】 ネットワークにおいて使用するシステムであ
って、データパケットの認証を与え、データの承認され
ていない受取りを確実に防止する安全性を与え、このよ
うなネットワークを介して送受されるデータパケットの
改善されたモニタリングを行ない、かつネットワークト
ポロジーにおける変化を検出するシステム。このネット
ワークにおいて使用されるレピータはパケットデータを
検出しかつ解釈する能力およびソースアドレス（ＳＡ）
と宛先アドレス（ＤＡ）とフィールドを与えられて改善
された特徴を提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】この発明は一般的にはローカルエリアネ
ットワーク内でのアドレストラッキングに関し、より詳
細にはマルチポートレピータを使用するネットワーク内
でのアドレストラッキングに関する。

【０００２】

【発明の背景】伝統的な Ethernet （８０２．３ １０
ＢＡＳＥ５）および Cheapernet （８０２．３ １０Ｂ
ＡＳＥ２）においては、すべてのノードが接続されるリ
ニアバスが同軸ケーブルで作られる。シグナリングは現
在の同期技術を用いて行なわれ、中心導体が信号のため
に使用されかつシールドが接地基準に使用される。対撚
線 Ethernet （８０２．３ １０ＢＡＳＥ−Ｔ）は、別
個の伝送対および受信対を使用する、標準音声帯域電話
ケーブルを使用する。このシステムはスタートポロジー
を使用する。スターの中心にレピータがある。このレピ
ータが信号振幅およびタイミング回復を行なう。これは
入来ビットストリームをとらえかつこれを接続されたす
べてのポートに対しリピートする。この意味では、レピ
ータは、ネットワークに接続されたどのノードもが他の
ノードの伝送についてわかるように論理同軸ケーブルと
して作用している。差動信号方式が採用され、一方の対
が伝送路として作用しかつ他方の対が受信路として作用
する。

【０００３】伝統的な配線の同軸 Ethernet においては
ＩＥＥＥ８０２．３ １０ＢＡＳＥ−Ｔにおけるネット
ワークの物理的距離の限界を拡大する手段としてレピー
タが使用されるが、この標準は２を超えるノードが必要
な場合に、実際に接続機能をもたらすためにレピータの
使用を義務付ける。ケーブル上での物理的信号方式は異
なっても、レピータの機能性は、ネットワーク上で参加
しているノード間でのメッセージの伝達に使用されるフ
レームまたはパケットフォーマット同様、同軸、より線
のいずれであっても同じである。

【０００４】フレームは交互の（１，０）パターンであ
るプリアンブルシーケンスで始まる。このプリアンブル
がネットワーク上に１つの周波数、この場合には各フレ
ームの開始で５（ＭＨｚ）を与え、それにより受信器は
入来のビットストリームにロックする。このプリアンブ
ルシーケンスに、メッセージのデータ部分が続くことを
示すパケットの始まりが続く。フレームデリミタ（deli
miter ）（８０２．３）または同期シーケンス（ Ether
net ）の始まりのいずれかが使用されてメッセージのデ
ータ部分の始まりが区切られる。次の２つのフィールド
はフレームの宛先アドレス（ＤＡ）とソースアドレス
（ＳＡ）とである。双方ともに最下位ビット（ＬＳＢ）
から伝送される４８ビット値である。

【０００５】宛先アドレスは受信媒体アクセスコントロ
ーラ（ＭＡＣ）により、この特定のノードに対し入来の
パケットがアドレス指定されているかどうかを決定する
ために使用される。受信ノードがそれ自体のノードアド
レスとＤＡフィールド内のアドレスとの間に一致を検出
すると、パケットを受信しようとする。一致を検出しな
かった他のノードはパケットの残りの部分を無視するこ
とになる。

【０００６】３つのタイプの宛先アドレスがこれらの標
準により支持される。 １．個別 ＤＡフィールドはネットワーク上の１つのノ
ードに割当てられた個別で独自のアドレスを含む。

【０００７】２．マルチキャスト ＤＡフィールドの第
１のビットが設定されると、これはそのグループアドレ
スが使用されていることを示す。アドレスされることに
なるノードのグループがより上位層の機能により決定さ
れるが、一般的にはこれはネットワーク上の論理的に類
似するサブセット間でのメッセージの伝送を意図する。 ３．ブロードキャスト ブロードキャストはＤＡフィー
ルドがすべて１にセットされるマルチキャストアドレス
の特別の形式である。このアドレスは保存されかつネッ
トワーク上のノードすべてがブロードキャストメッセー
ジを受信することが可能になるはずである。

【０００８】ソースアドレスフィールドは、フレーム
が、それが最初の局であったことを示して伝送される
と、それ自体のアドレスをこのフィールドに挿入する、
伝送媒体アクセスコントローラ（ＭＡＣ）により供給さ
れる。受信ＭＡＣはＳＡフィールドに従い動作すること
を要求されない。次に２バイト長またはタイプのフィー
ルドがＳＡフィールドに続く。長さまたはタイプの選択
はフレームがＩＥＥＥ８０２．３ Ethernet 標準に適合
するかどうかによる。長さタイプフィールドの上位バイ
トがまず伝送され、各バイトのＬＳＢがまず伝送され
る。データフィールドは転送されている実際のパケット
データを含みかつ長さでは４６から１６００バイトの範
囲にある。

【０００９】論理リンク制御（ＬＬＣ）機能によりデー
タがネットワークごしの伝送に適したブロックサイズに
分けられる。データバイトは各バイトのＬＳＢから順次
伝送される。最後に、フレームチェックシーケンス（Ｆ
ＣＳ）はフレーム全体の巡回冗長検査（ＣＲＣ）を含む
４バイトフィールドである。ＣＲＣは宛先アドレス、ソ
ースアドレス、長さ／タイプおよびデータフィールドに
関して伝送局により計算されかつフレームの最後の４バ
イトとして付与される。同じＣＲＣアルゴリズムが受信
局に使用され受信したフレームのためのＣＲＣ値が計算
される。受信側で計算された値はデータが汚染されてい
る場合のエラー検出メカニズムを提供する伝送局により
付与されたものと比較される。ＦＣＳ内のＣＲＣビット
は最上位ビットから最下位ビットという順番で伝送され
る。ここで図１および図２を参照して、ＩＥＥＥ８０
２．３標準に合致するフレームおよび Ethernet フレー
ムそれぞれのためのフレームフォーマットが示される。
図面からわかるように主な違いは８０２．３のためのフ
レームデリミターの始まり（ＳＦＤ）が「１，０，１，
０，１，０，１，１」のパターンを有するバイトとして
規定されているのに対し、 Ethernet の開始フレーム
（同期）が「１，１」シーケンスである点である。しか
しながら、双方の場合おいてプリアンブルプラスフレー
ムの開始表示が合計６４ビットの長さであることがわか
る。

【００１０】８０２．３と Ethernet 標準とは双方とも
にパケットが６４から１５１８バイトの範囲でなければ
ならないことを指定する。しかしながら、８０２．３シ
ステムにおける実際に許されるデータフィールドはこの
最小サイズを確実にするのに必要な４６バイト値よりも
小さい。これを処理するにはネットワークごしにデータ
を送る前にＬＬＣデータフィールドにパッド文字を付与
する媒体アクセス制御層を必要とする。 Ethernet 標準
では上位の層が、データがＭＡＣに送られる前に最小デ
ータフィールドが４６バイトになることを確実にしかつ
これらの付与された文字の存在がＭＡＣにはわからない
ことを想定する。８０２．３標準はまたデータフィール
ド上にのみあるデータバイトの数を示す長さフィールド
を使用する。一方 Ethernet はメッセージのプロトコル
タイプを同定するのに同じ２バイトにおけるタイプフィ
ールドを使用する。有効 Ethernet タイプフィールドは
常に有効最大８０２．３パケット長さサイズ外に割当て
られるので、８０２．３とEthernet パケットは同じネ
ットワーク上で共存することができる。したがって、様
々な理由でアドレスのトラックおよびモニタが可能であ
ることが重要であることがわかっている。たとえば、安
全なネットワークのためには、ネットワーク上の適切な
ノードが情報を受けていることを確認するために認証を
必要とすることが重要かもしれない。加えて、ネットワ
ークが、取付けられるノードの数によって変化するの
で、ネットワーク内の特定のポート等にアドレスを関連
付けることができることが重要になってくる。

【００１１】また安全なネットワークにおいてはノード
がこのようなアドレス情報を受けないようにすることも
重要である。

【００１２】最後に、レピータの各ポートのアドレスを
装置の実際のポート番号またはアイデンンティティと関
連付けるためのメカニズムを設けることが重要である。
典型的には、レピータは信号振幅およびタイミング回復
のためだけに使用される装置であった。また、上記のモ
ードのすべてにおいてレピータはデータおよびその内部
のフィールドを検出しかつ解釈する能力を備える必要が
ある。

【００１３】この発明はこのタイプの装置の必要性に向
けられる。

【００１４】

【発明の概要】この発明はレピータ上の入来パケットの
ソースアドレスをモニタしかつ内部に記憶された値と比
較することができるシステムを利用する。内部の値はユ
ーザによってまたは前のパケットのソースアドレスを単
に学習しかつ記憶することによってプログラムされ得
る。

【００１５】発明の一局面では、ソースアドレスがリン
ク上で変化した回数を決定するためにカウンタが使用さ
れる。加えて、割込を設けることで、システムがホスト
にポート上のソースアドレスが変化したことを告げる。
ポートタイプまたはソースアドレス情報に依存して、ホ
ストはポートに動作を継続させるかまたはポートのネッ
トワークへのそれ以上の参加を不能化させるかのいずれ
かを選択することかできる。同軸 Ethernet 等のマルチ
ドロップネットワークに接続されるレピータポートには
多くの局を取付けてもよいが、１０ＢＡＳＥ−Ｔ等のポ
イントツーポイントネットワークでは、ポートは典型的
には単一のエンド局に接続されると考えられる。例外は
もう１つのレピータへの１０ＢＡＳＥ−Ｔの接続であろ
う。

【００１６】この発明の第２の局面においては、ポート
からメッセージを受取ると、受信安全または盗聴防止が
宛先アドレスをモニタすることにより行なわれ、宛先ア
ドレスフィールドが得られてレピータの残りのポートの
各々に現在接続される局アドレスに対し比較が行なわれ
る。安全特性がポートに関し可能化されているかどう
か、宛先アドレス／ソースアドレス一致が存在するかど
うか、およびそのパケットがマルチキャスト／ブロード
キャストであるかどうかに依存してシステムは妨害マス
クを生成する。このマスクパターンがレピータに設けら
れかつパターンに応じて無修正のメッセージを選択的に
通過させるかまたはこのメッセージを妨害するために使
用される。

【００１７】このシステムは、妨害マスクが実際には複
数のシリアルラインではなく１本のシリアルラインにわ
たって設けられるという利点を有する。この妨害特徴は
ポートごとに可能化または不能化されることが可能で、
かつモジュール間拡大バスを介してモジュール間を伝達
されるデータは未修正なので、各レピータモジュールに
関し独立してアドレス比較および妨害決定が図られる。

【００１８】この発明の最後の局面はネットワークにお
ける変化または追加を素早くモニタし、検出しかつ制御
する能力である。本願のシステムは媒体アクセスコント
ロール機能を利用し入来のメッセージに対しアドレス比
較を行なう。その後システムは一致を示す割込を与えか
つさらには実際にどのポートがその一致を受けたかを示
すレジスタビットを与える。このメカニズムを利用し
て、管理されたレピータが、所望のＭＡＣアドレスをグ
ローバルソースアドレスレジスタ内にプログラムし、ネ
ットワーク上でノードへのメッセージを伝送し、かつ単
にノードが応答するのを待つことができる。この時点で
その特定のアドレスが接続されているのがどのポートか
が判別され得る。応答がない場合には、外部のホストが
待ち期間を時間切れとし他のアドレスを探しに移動する
ことができる。

【００１９】

【発明の説明】この発明はレピータポートに接続された
ノードアドレスをトラッキングするためのシステムに向
けられる。以下の記載は当業者が発明を実施できるよう
に行なわれかつ特許出願およびその要件という形式で記
述される。好ましい実施例への様々な修正が、本明細書
に記載の一般的原則および特徴から当業者には容易に明
らかとなるであろう。

【００２０】様々な機能をもたらすために使用されるこ
のシステムについては異なる機能を参照して以下に詳細
に述べる。

【００２１】記載のシステムは、入来パケットのソース
アドレスをモニタしかつ内部的に記憶された値と比較す
ることができる。内部値はマイクロプロセッサインタフ
ェースを介してユーザによりプログラムされるかまたは
前のパケットのソースアドレスを単に学習しかつ記憶す
ることによりプログラムされる。本願は最後のソースア
ドレスが、ポート上で受取られた最後のパケットソース
アドレスを示す点を利用する。ソースアドレスが変化す
れば、これはポートに接続された送り側の局が変わった
かまたは複数のノードがそのポートに接続されているか
のいずれかを示す。カウンタを維持してポート上でソー
スアドレスが変化した回数を示すことができる。したが
って、ソースアドレスが以前に記憶されたかまたは予測
される値に一致しないと仮定すると、パワーアップ後、
１へのインクリメントがあることになる。マルチドロッ
プセグメントに関しては、ソースアドレスはネットワー
クごしに異なる局が伝送するので多くの回数変化し得
る。したがって、このカウンタを利用してどのタイプの
ネットワーク媒体または構成にこのポートが接続されて
いる可能性が高いかまたはソースアドレスフィールドが
予想されていなかったにもかかわらず変化したか否かに
ついての表示を行なうことができる。

【００２２】たとえば、だれかがネットワークに対し承
認されていないアクセスを得ようとしているために、ソ
ースアドレスが変化したかもしれない。その結果、本願
はホストプロセッサに対しポート上のソースアドレスが
変化したことを知らせる。そこでホストはポートのタイ
プまたは手に入る他の決定を行なうための基準に従いポ
ートに動作を継続させるかまたはポートのネットワーク
へのさらなる参加を不能化するかのいずれかを選択する
ことができる。

【００２３】ここで図３を参照して、本願は好ましい実
施例においては２つの装置を含む。一方はハードウェア
構成管理情報ベース（Hardware Implemented Managemen
t Information Base）（ＨＩＭＩＢ）装置１０でありか
つ他方は集積マルチポートレピータ（ＩＭＲ）装置１２
である。ＩＭＲ装置は８つの個別の１０ＢＡＳＥ−Ｔポ
ートと１つのアタッチメントユニットインタフェース
（ＡＵＩ）ポートを組込み、信号振幅およびタイミング
回復という基本的レピータの機能を提供する。ＡＵＩポ
ートにより既存の同軸配線の Ethernet ／Cheapernetネ
ットワークへの１０ＢＡＳＥ−Ｔポートの接続が可能と
なる。ＩＭＲ装置はまたモジュール間拡大バスを提供
し、このバスは複数のＩＭＲ装置をともにカスケードさ
せ、しかもそれらが単一のレピータとして取扱われるこ
とを可能とする。加えて、ＩＭＲ装置はまた管理ポート
を有してレピータの動作状態の構成化およびモニタを可
能としかついつでもどのポートが受信しているかについ
ての外部表示を与える単純な報告機能を備える。

【００２４】ＨＩＭＩＢ装置はＩＭＲ回路と仲間の装置
で、ＩＭＲ装置により検出されるすべてのネットワーク
動作のモニタリングを図る。ＨＩＭＩＢはネットワーク
動作のタイプに基づく統計を集めかつこの情報をマイク
ロプロセッサ等の外部ホスト装置がアクセスできるレジ
スタとして内部的にこの情報を記憶する。ホストは典型
的にはこうしてＨＩＭＩＢ装置により集められかつ記憶
されたデータを使用してネットワーク管理情報を提供し
てネットワークの動作および／または不良の診断の監督
をより容易にする。

【００２５】これら２つの装置１０および１２は協働し
て上記の利点をもたらす。これら２つの装置の動作のよ
りよい理解のために、以下の記載を参照されたい。

【００２６】ＨＩＭＩＢ１０ ソースアドレスの記憶 図４はＨＩＭＩＢ装置１０における宛先アドレスＤＡ比
較回路のブロック図である。回路１０はランダムアクセ
スメモリ（ＲＡＭ）１０２と１０４とを含み、これらの
メモリがそれぞれ比較器１０６と１１０とに結合されて
いる。この実施例においては、ＲＡＭ１０２と１０４と
は３２ビット幅のメモリでありかつ比較器１０６と１１
０とは２４ビット幅の比較器である。比較器１０６と１
１０はそれぞれシフトレジスタ１０８と１１２とに結合
される。本実施例においてはこれらシフトレジスタ１０
８と１１２とは２４ビットシフトレジスタである。様々
な装置の大きさは任意でありかつ当業者にはほかの多く
の組合わせの使用が可能でしかもそれらが依然として本
願の精神および範囲の内にあることが認識されるであろ
う。

【００２７】回路１０６と１１０からの出力は第２段比
較回路１１４へ与えられる。入力信号を受けかつ複数の
出力を回路１０の様々な部分に与えるコントローラ１１
６も含まれる。コントローラ１１６も第２段比較回路１
１４からの信号と組合わせてシフトレジスタ１２０へ信
号を送りかつコントローラはストローブＳＴＲ出力回路
１１８を制御する。

【００２８】３２ビット幅ＲＡＭ１０２と１０４とは管
理されたレピータ属性の値を保持する。ソースアドレス
属性（ＳＡ）を除いて、各ＲＡＭ位置は１つの属性を保
持する。各ポートのＳＡは４８ビット幅なので、ＳＡは
２つのＲＡＭ位置に分割される、すなわちＳＡの下位２
４ビットがＲＡＭ１０４の下位２４ビットに記憶され、
ＳＡの上位２４ビットがＲＡＭ１０２の上位２４ビット
に記憶される。ＳＡを保持するＲＡＭ１０４の上位８ビ
ットとＲＡＭ１０２の下位８ビットは使用されない。Ｓ
Ａが２つのＲＡＭにまたがって記憶されるのは４８ビッ
ト全部を一度にアクセスできるようにするためである。

【００２９】ＳＡ位置に書込まれる値はユーザによりマ
イクロプロセッサインタフェース（ＭＰＩ）を介して書
込まれるかまたは有効フレームが受取られた際に自動的
に更新される。後者の場合には、フレームのソースアド
レスはＲＡＭ内の特定のレピータポートのための対応の
ＳＡ位置に書込まれる。

【００３０】宛先アドレスの記憶 パケットが検知されると、コントローラ１１６はＳＨＤ
ＡＴをアサートすることにより双方の２４ビットシフト
レジスタが入来パケットおいてシフトすることを可能に
する。２つの２４ビットシフトレジスタが組合わさって
４８ビットシフトレジスタを作る。パケットデータはＥ
ＸＰＤＩＮＴ上に入来する。コントローラ１１６回路は
パケットにおけるフレームデリミタの始まり（ＳＳＦＤ
Ｔ）を検出し、４８ビット時間をカウントして宛先アド
レス（ＤＡ）がシフトレジスタ内にシフトされることを
可能にする。ＤＡがひとたびロードされると、コントロ
ーラ１１６はＳＨＤＡＴをデアサートする。受取られた
第１のビットがＬＳＢであると考えられる。

【００３１】ＳＡのＤＡに対する比較 ひとたびＤＡがロードされると、制御論理はＩＲＥＡＤ
ＴとＩＡＤＲＴ［９：０］をアサートすることによりＳ
ＡのＤＡに対する比較を行なう。比較は９回行なわれ
る。第１に、アタッチメントユニットインタフェース
（ＡＵＩ）ＳＡがＤＡに比較され、第２に、より線（Ｔ
Ｐ）０ＳＡがＤＡに比較され、…、第９番目にはＴＰ７
ＳＡがＤＡに比較される。各比較は１ビット時間で完了
する。

【００３２】各比較に関しては、部分比較が２つの２４
ビット比較器１０６と１１０とにより行なわれかつ部分
結果がＣＭＯＬＴ、ＣＭＰＡＴ、ＣＭＰＨＴ、ＣＭＰＢ
Ｔ上に出力される。２４ビット比較器１０６と１１０と
はＲＡＭ１０２と１０４からの値（ＳＡ）を２４ビット
シフトレジスタ１０８と１１２内の値（ＤＡ）に比較す
る。コントローラ１１６はＲＡＭ１０２と１０４のアド
レスバス上の正しいアドレス（ＩＡＤＲＴ［９：０］）
をアサートすることにより９つのＳＡのアドレス（各ポ
ートに１つ）を通してサイクルし、ＡＵＩ、ＴＰ０、
…、ＴＰ７の順に各ポートに対し記憶されたＳＡを選択
する。

【００３３】部分比較結果が第２段比較回路１１４内で
組合わされる。これが行なわれるのは比較回路の回路遅
延を減らすためである。ＳＡのＤＡに対する比較結果は
ＤＡのＬＳＢであるＢＲＯＡＤＣＡＳＴ信号によりゲー
トされる（すなわちＤＡのＬＳＢ＝１であれば、ＤＡは
ブロードキャストかまたはマルチキャストアドレスであ
る）。ＳＡ＝ＤＡかまたはＤＡがブロードキャスト／マ
ルチキャストアドレスであれば、比較回路（ＣＭＰＤＡ
Ｘ）の出力は等しいにセットされ、さもなくば比較出力
は等しくないと考えられる。

【００３４】ＲＡＭ内のＳＡを介してサイクルすること
により、ＣＭＰＤＡＸはアドレスが等しいか否かを示
す、ポートごと１ビットのシリアルビットストリームを
出力する。

【００３５】妨害機能の可能化 妨害機能はポートごとに明示的に可能化される必要があ
る（すなわち妨害機能が不能化された状態でポートＳＡ
がパケットＤＡと一致しなくてもポートは妨害されな
い）。リセットの際に、ＨＩＭＩＢはすべてのポートに
関し不能化する妨害イネーブルレジスタをセットする。
各ポートはＭＰＩを介して適切なコマンドを書込むこと
により個々に可能化され得る。

【００３６】ＳＴＲピン上のビットストリームの妨害 妨害ビットストリームのフォーマットは以下のとおりで
ある。…ＨＨＨＨＬＡ０１２３４５６７ＨＨＨＨＨＨＨ
ＨＨ…、ただしＨ＝ハイ、Ｌ＝ロー、Ａ＝ＡＵＩ、０−
７＝ＴＰ０−７である。

【００３７】通常、ＳＴＲピンはハイに保持される。シ
ーケンスがロー（開始ビット）で始まり、ポートが妨害
されるべきか否かを示す９ビットが続く（０＝妨害、１
＝妨害なし）。ＩＭＲ１２はさらなる妨害コマンドが発
行され得る前に９つのストップビット（ハイ）を要求す
るが、ＨＩＭＩＢ１０は多くてもパケットごとに１妨害
コマンドしか発行しない。

【００３８】通常、９ビット妨害イネーブルレジスタ１
１９からの値をロードするように９ビット並列ロードシ
フトレジスタ１２０に対し指示するＲＡＭＲＤＹＴがア
サートされる。ひとたびＳＡ対ＤＡ比較が始まると、Ｒ
ＡＭＲＤＹＴはデアサートされかつ９ビットシフトレジ
スタがロードを停止しかつ妨害イネーブルビット（ＡＵ
Ｉ、ＴＯ０、…、ＴＰ７）をシフトアウトする。９ビッ
トシフトレジスタのシフトが比較回路からのＣＭＰＤＡ
Ｘのビットストリームと一致する。

【００３９】ＲＡＭＲＤＹＴが、アサートされた状態か
らデアサートへ遷移すると、ＳＴＲ出力回路がＳＴＲピ
ン上に開始ビット（ロー）を出力する。次の９ビット時
間の間に、９ビットシフトレジスタ１２０の出力がイネ
ーブルを示しかつ１１４からのＣＭＰＤＡＸが不等を示
し、妨害ビット（ロー）が１１８からＳＴＲピン上に出
力されることになるが、さもなくば妨害なし（ハイ）が
出力される。

【００４０】アドレストラッキングおよび発見メカニズ
ム 図８はＨＩＭＩＢ１２内のアドレストラッキング回路３
００に関するブロック図の第１の実施例である。

【００４１】回路３００はＲＡＭ３０２と３０４とを含
み、それぞれ３２ビットラッチ２ずつ、３０６と３０８
および３１０と３１２に結合される。ラッチ３０６は２
４ビット比較器３１４に結合される。ラッチ３１０は２
４ビット比較器３１６に結合される。比較器３１４は２
４ビットシフトレジスタ３１８に結合される。比較器３
１６は２４ビットシフトレジスタ３２０に結合される。
ラッチ３０６も４つのトライステートバッファ３２２に
接続される。ラッチ３１０は４つのトライステートバッ
ファ３２４に接続される。６つの直列接続された８ビッ
トシフトレジスタ３２６、３２８、３３０、３３２、３
３４および３３６があり、これらはコントローラ１１６
からのデータを受ける。比較器３３８はシフトレジスタ
３３６の出力を内部バス（ＩＢＵＳＴ）３４０からの信
号と比較する。比較器３３８は出力を記憶回路３４２に
与える。

【００４２】ＨＩＭＩＢ１２はパケットの動作を検出す
るとＬＤＳＡＴをアサートして６つの８ビットシフトレ
ジスタ３２６−３３６を介してこのパケットデータをシ
フトする。これらのシフトレジスタ３２６−３３６は接
続されて４８ビットシフトレジスタを構成する。シフト
レジスタ内のデータもまたＳＨＳＡＴのアサートにより
同時に並列８ビットでシフトされ得る。フレームデリミ
タの開始（ＳＦＤ）がパケットにおいて検出されると、
ＳＳＦＤＴがアサートされかつ制御回路１１６はＳＦＤ
Ｔのアサートの後ＬＤＳＡＴを９６ビット時間デアサー
トする。これにより８ビットシフトレジスタのロードが
停止しそれによりパケットのソースアドレスがシフトレ
ジスタ内に保持される（ＳＡはＳＦＤ後の４８−９６番
目のビットである）。

【００４３】ＭＡＣアドレスはＲＡＭ３０２および３０
４に記憶される。ＲＡＭ３０２はＭＡＣアドレスの上位
３バイトを含みかつＲＡＭ３０４は下位３バイトを含
む。ＭＡＣアドレスはユーザによりマイクロプロセッサ
インタフェース（ＭＰＩ）を介してＲＡＭ内にプログラ
ムされる。

【００４４】コントローラ１１６はＲＡＭ３０２と３０
４とを読出しかつ一度に１バイトずつ内部バス３４０上
にＭＡＣアドレスを置く。ＭＡＣアドレスの４８ビット
すべてが３２ビットラッチ３０６と３１０（ＭＡＣアド
レスのためには３２ビットのうち２４ビットしか使用さ
れない）の双方により同時にラッチされる。ソースの各
バイトは対応するトライステートバッファ３２２と３２
４とを可能化することにより内部バス３４０上に置かれ
る。

【００４５】ＭＡＣアドレスが内部バス３４０に置かれ
ると同時に、コントローラ１１６はＳＨＳＡＴをアサー
トして一度に８ビットずつ比較器３３８内にソースアド
レスをシフトする。なお、６つのシフトの後ソースアド
レスはその前の順番に戻る。

【００４６】アドレスは比較器３３８内で一度に１バイ
トずつ比較される。このバイト比較結果は記憶ブロック
３４２内に記憶される。比較の結果をクリアする比較の
最終結果はＤＳＡＴ上に出力される。なお、コントロー
ラ１１６は前のアドレス比較からの結果をクリアするた
め、アドレス比較の前にＣＬＲＤＳＡＴをアサートす
る。コントローラ１１６が、ＤＳＡＴがソースアドレス
比較へのＭＡＣの後アサートされていないことを検知す
ると、ＧＳＡＤＩＦＦがアサートされてＭＡＣアドレス
一致が発生したことを示す。

【００４７】ソースアドレスをＭＡＣアドレスに比較す
るとともに、ＨＩＭＩＢ１０はまたソースアドレスを活
性ポートの前のソースアドレスとも比較する。この比較
を行なうためのメカニズムは以下の例外を除いてＭＡＣ
アドレス比較と同じである。

【００４８】１．制御論理が、ＭＡＣアドレスではなく
前のソースアドレスを含むＲＡＭ内の位置を指すＩＡＤ
ＲＴをアサートする。

【００４９】２．制御論理が、前に記憶されたソースア
ドレスが３２６−３３６内の新しいソースアドレスに比
較された後にＤＳＡＴがアサートされたことを検知した
際には、ＳＡＤＩＦＦがアサートされてＳＡの変化が生
じたことを示す。

【００５０】新しいソースアドレスはＩＢＵＳＴ３４０
を経由して８ビットシフトレジスタから３２ビットラッ
チ内へ一度に１バイトずつアドレスを転送することによ
りＲＡＭ内に書込まれ得る。ソースアドレスは３２ビッ
トラッチからＲＡＭ内に書込まれる。

【００５１】アドレストラッキング回路３００のこれま
での説明は、宛先アドレス比較が様々に行われる点を考
えると、アドレス比較を行なう最も効率的な方法とは言
えない。しかしながら、アドレス比較を異なったやり方
で行なうには以下のような理由がある。

【００５２】ＩＭＲ＋への妨害コマンドをできるだけ早
く送らなければならないため、各アドレス比較が６サイ
クルではなく１サイクルで完了する必要があるからであ
る。

【００５３】ＭＡＣおよび先のソースアドレス比較を行
なう好ましい方法はこれらを図４に示される宛先アドレ
ス比較と同じやり方で比較するというものである。しか
しながら、回路には以下のような変更を加える必要があ
る。

【００５４】１．２４ビットシフトレジスタ１０８（３
１８）と１１２（３２０）を各々が独立してロードでき
るように分離する。

【００５５】２．第２段比較回路はすべてのポートに関
して１０８（３１８）からの部分比較結果を保持するた
めのレジスタを有する。なお、アドレスがブロードキャ
ストアドレスであるという事実も記憶する必要がある。

【００５６】アドレス比較のシーケンスは以下のとおり
である。 ・フレームの最初の２４ビット シフトレジスタ１１２（３２０）にＤＡの下位３バイト
をロードする。 ・フレームの第２の２４ビット。

【００５７】シフトレジスタ１０８（３１８）にＤＡの
上位３バイトをロードする。すべてのポートに関して、
シフトレジスタ１１２（３２０）の２４ビット値をＲＡ
Ｍ１０４（３０４）に記憶されるアドレスの下位３バイ
トと比較する（ＩＭＲとＨＩＭＩＢ９アドレス比較が８
ＴＰポートと１ＡＵＩポートに関して行なわれる場
合）。比較の結果は第２段比較回路に記憶される。ブロ
ードキャストアドレスビットについても記憶する必要が
ある。 ・フレームの第３の２４ビット シフトレジスタ１１２（３２０）にＳＡの下位３バイト
をロードする。

【００５８】すべてのポートに関してシフトレジスタ１
０８（３０８）の２４ビット値をＲＡＭ１０２（３０
２）に記憶されるアドレスの上位３バイトと比較しかつ
その結果をシフトレジスタ１１２（３２０）で以前に行
なった比較から得られた記憶された結果と組合わせる。
最終比較結果をＣＭＰＤＡＸ上に出力する。これらの比
較はＩＭＲ１２への妨害ビットストリームを発生するた
めに使用される。 ・フレームの第４の２４ビット シフトレジスタ１０８（３１８）にＳＡの上位３バイト
をロードする。 ・フレームの第４の２４ビットの後 前のソースアドレスと現在のソースアドレスとを比較す
る。

【００５９】ＭＡＣアドレスと前のソースアドレスを比
較する。必要であれば前のＳＡを新しいＳＡでオーバラ
イト（overwrite ）する。

【００６０】（シフトレジスタ１０８（３１８）および
１１２（３２０）における値をＲＡＭ１０２（３０２）
および１０４（３０４）に記憶する） ＩＭＲ１２による妨害機能可能化 妨害機能は、適切な管理コマンドがＩＭＲ１２に送られ
た際にＩＭＲ１２上で可能化される。管理コマンドは典
型的には初期化シーケンスの間にＨＩＭＩＢ１０により
送られる。妨害機能が可能化された後数ビット時間の間
に、ＩＭＲ１２ＳＴＲピンが入力となる。 妨害ビットストリームのロード 図５はＩＭＲ妨害回路１２のブロック図である。この実
施例では妨害回路１２０が９つ直列態様に結合されかつ
ステートマシンにフィードバック関係で結合された妨害
検出ステートマシン１２２がある。ＩＭＲ内の各ポート
に対して１つの妨害回路１２０がある。図６は図５のＩ
ＭＲ回路１２の１つの妨害回路１２０のブロック図であ
る。

【００６１】各ＤＩＳＲＵＰＴブロック内部には、１ビ
ットシフトレジスタ１２０２（図６）が存在する。１ビ
ットシフトレジスタ１２０２はＤＩＳＲＵＰＴ回路１２
０を横切ってつながれて９ビットシフトレジスタを構成
する。ＳＴＲピン（ＩＳＴＢ）からのビットはすべてこ
の９ビットシフトレジスタを介してシフトされる。シフ
トレジスタの出力はＤＩＳ ＡＵＩＸである。シフトレ
ジスタは通常１（複数）で満たされる（ＳＴＲピンは通
常ハイに保持されるからである）。

【００６２】ＳＴＲピンからのビットは開始ビット（ロ
ー）を探すステートマシンを含む、ＤＥＴＥＣＴ回路１
２２にも入る。ステートマシンの動作については図７の
フローチャートに示す。ひとたび開始ビットが検出され
ると、ステートマシンは待機状態に入りかつ９ビットシ
フトレジスタ（ＤＩＳ ＡＵＩＸ）を介して伝搬する開
始ビットを待つ。ひとたび開始ビットがシフトレジスタ
を介して伝搬すると、ステートマシンは１ビット時間の
間アサートし（ＳＴＲＯＢＥＴ）かつアイドル状態に戻
る。

【００６３】ここで図６を参照して、ＳＴＲＯＢＥＴが
アサートされると、ＤＩＳＲＵＰＴブロック内の１ビッ
トシフトレジスタ１２０２（ＲＥＧ１）の各々における
データがラッチ１２０４内にラッチされる。ラッチ１２
０４は通常にセットされる。ＬＡＴＣＨ１２０４は妨害
ビットがストローブされて入った場合にのみクリアされ
得る。 ポートの妨害 ラッチ１２０４はＭＡＴＸＥＮＸがデアサートされると
常にセットされる。ＭＡＴＸＥＮＸはポートが伝送して
いる際にアサートされ、それ以外はデアサートされる。
ＬＡＴＣＨ１２０４がセットされた状態にあると、ＴＨ
ＤＯＵＴＸ上のデータは変更されずにＴＸＤＡＴＡＸを
経由してＤＩＳＲＵＰＴ回路１２０４を通過する。ＬＡ
ＴＣＨ１２０４がクリア状態にある場合は、ＴＨＤＯＵ
ＴＸ上のデータはブロックされてＴＸＤＡＴＡＴが交互
の１と０（ジャムシーケンス）を通す。なお、伝送の終
りには、ＭＡＴＸＥＮＸがデアサートされかつラッチ１
２０４がセットされることになる。

【００６４】図示した実施例に従い本願について説明を
行なったが、当業者においては実施例に変更が可能であ
りかつそのような変更が本願の精神および範囲内にある
ことを認識されたい。したがって、本願の精神および範
囲を逸脱することなく当業者により多くの変更が可能
で、本願の範囲は先行の特許請求の範囲によってのみ規
定されるものである。

【図面の簡単な説明】

【図１】８０２．３フレームのフォーマットを示す図で
ある。

【図２】Ethernet フレームのためのフレームフォーマ
ットを示す図である。

【図３】本願に従う集積マルチポートレピータとハード
ウェア構成の管理情報ベース装置の簡素化されたブロッ
ク図である。

【図４】宛先アドレス比較回路を示す図である。

【図５】ＩＭＲ妨害機能の概略ブロック図である。

【図６】ＩＭＲ妨害回路の詳細ブロック図である。

【図７】妨害コマンド検出ステートマシンを示すフロー
チャートである。

【図８】アドレストラッキング回路の実施例を示す図で
ある。

【符号の説明】

１０…ＨＩＭＩＢ装置 １０２…ランダムアクセスメモリ １０６…比較器 １０８…シフトレジスタ １１６…コントローラ

フロントページの続き (72)発明者 イアン・エス・クレイフォード アメリカ合衆国、95129 カリフォルニア 州、サン・ホーゼイ、アイリーン・ドライ ブ、5380 (72)発明者 ウィリアム・ロー アメリカ合衆国、95051 カリフォルニア 州、サンタ・クララ、ハルフォード・アベ ニュ、1730、ナンバー・244 (72)発明者 ナダー・ビジェ アメリカ合衆国、94087 カリフォルニア 州、サニィベイル、ニュー・ブランスウィ ック・アベニュ、1553

Claims (8)

【特許請求の範囲】
1. 【請求項１】 各々がソースアドレス（ＳＡ）フィール
   ドと宛先アドレス（ＤＡ）フィールドとを含む複数のデ
   ータパケットを伝送するレピータにおいて、 システムが、 ＳＡフィールドを表わす値を記憶するための手段と、 ネットワークからのＳＡフィールドを受けるための手段
   と、 記憶手段と受ける手段とに結合されてＳＡフィールドを
   値と比較するための手段とを含み、一致または不一致を
   表わす比較に応答して信号が与えられる、システム。
2. 【請求項２】 記憶手段が複数のランダムアクセスメモ
   リ（ＲＡＭ）を含む、請求項１に記載のシステム。
3. 【請求項３】 ＲＡＭの各々が３２ビット幅である、請
   求項２に記載のシステム。
4. 【請求項４】 ＳＡフィールドが外部インタフェースを
   介してメモリ内に書き込まれる、請求項１に記載のシス
   テム。
5. 【請求項５】 ＳＡフィールドが、有効フレームが受取
   られた際に自動的に更新される、請求項１に記載のシス
   テム。
6. 【請求項６】 各々がソースアドレス（ＳＡ）フィール
   ドと宛先アドレス（ＤＡ）フィールドとを含む複数の情
   報のパケットをネットワーク内で送受するレピータにお
   いて、システムが、 ＤＡフィールドを受けるための手段と、 レピータに結合されたポートを表わす複数のアドレスを
   記憶するための手段と、 ＤＡフィールドを複数のアドレスと比較するための手段
   と、 一致が存在しない場合にパケットを妨害するための手段
   とを含む、システム。
7. 【請求項７】 妨害手段に結合されて、パケットがマル
   チキャストまたはブロードキャストフォーマットである
   場合にパケットの妨害を防止するための手段を含む、請
   求項６に記載のシステム。
8. 【請求項８】 各々がソースアドレスフィールドと宛先
   アドレスフィールドとを含む複数のデータパケットを送
   受するレピータにおいて、システムが、 アドレスをシステム内に記憶するための手段と、 ポートからの入来パケットを表わすアドレスを受けるた
   めの手段と、 記憶されたアドレスと入来アドレスとの間の一致を示す
   割込を与えるための手段と、 一致が発生したポートのアイデンティティを与えるため
   の手段とを含む、システム。