KR100249095B1 - 엘피씨브이디 산화티타늄막을 위한 저누설 전류 전극 제조 방법 - Google Patents

엘피씨브이디 산화티타늄막을 위한 저누설 전류 전극 제조 방법 Download PDF

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Abstract

저누설 전류 특성을 가진 반도체 기억소자의 유전체 콘덴서를 위한 전극을 제조하는 방법을 개시한다. 상기 방법은 먼저 반도체 실리콘 기판위에 산화티타늄막을 증착하는 단계를 포함한다. 이어, 상기 증착된 산화티타늄막을 열처리한다. 다음으로, 질화텅스텐 상부 전극층을 열처리된 산화티타늄막상에 증착한다. 그리고, 두 번째 열처리 공정을 행하여, 전극 후고온처리를 시뮬레이션한다.

Description

엘피씨브이디(LPCVD) 산화티타늄막을 위한 저누설 전류 전극 제조 방법
본 발명은 일반적으로 반도체 기억소자의 유전체 콘덴서를 위한 전극을 제조하는 방법에 관한 것으로, 상세하게는 고밀도 반도체 기억소자의 저장 유전체 콘덴서를 위한 저누설 전류 전극을 제조하는 방법에 관한 것이다. 보다 상세하게는, 본 발명은 콜드월 리엑터(cold wall recator)내의 저압에서 실현되는 우수한 용량 및 누설 전류 특성들을 가진 고밀도 반도체 기억소자를 위한 저장 유전체의 전극을 제조하는 방법에 관한 것이다.
고밀도 반도체 기억소자, 특히 디렘(DRAM)소자는 소자 레벨당 기가비트로 개발되고 있다. 소자를 제조하는데 있어서 현행 재료기술을 사용하는 현대의 메가비트 기억소자에서 이용되는 유전 저장재료는 이러한 기억소자를 소자당 약 256M보다 더 높은 저장 밀도까지 이르게 하지는 않을 것이다. 이는 근본적으로 기억소자가 수용할 수 있고, 그리고 리프레시가 요구되기전 적당한 기간동안 유지할 수 있는 기억셀 충전 밀도를 제한하기 때문이다.
다음 세대의 기가비트 기억소자에서 가장 유전체용으로 고려된 재료중에서, 화학 기상 증착된(CVD) 산화티타늄(TiO2)막은 그들 고유의 고유전율 및 우수한 단차(step coverage) 특성을 가지기 때문에 유망하다고 생각된다. 그렇지만, 이러한 고유전율 저장재료를 이용하는데 있어서 하나의 심각한 문제는 그 재료들을 현행 기술을 이용하여 저장 유전체를 이룰 경우에 고누설 전류가 존재한다는 것이다. 하지만, 이제까지, 산화티타늄으로 누설전류를 감소시키는 기술에 주의를 거의 기울이지 않았기 때문에, 고밀도 기억소자에서 훌륭한 저장 유전체로써의 산화티타늄을 사용하지 못했다. 상이한 전극 재료로 처리된 LPCVD 산화티타늄의 전기적 성질의 체계적인 특성은 이 단계에서 효과적으로 이용할 수 없다.
따라서, 본 발명의 주요한 목적은 저누설 전류 특성을 가진 반도체 기억소자의 유전체 콘덴서를 위한 전극을 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 저누설 전류 특성을 가진 반도체 기억소자의 유전체 콘덴서를 저압에서 제조하는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 저누설 전류 특성을 가진 반도체 기억소자의 유전체 콘덴서를 저비용으로 제조하는 방법을 제공하는 것이다.
도 1a-1c는 각각 분리된 공정 단계로 개재된 바와 같이 본 발명의 바람직한 실시예에 따라 제조된 전극과 더불어 기억소자의 저장 유전체의 단면도를 도식적으로 도시한다.
도 2는 열처리전의 각종 전극재료를 가진 CVD-TiO2콘덴서의 누설 전류 특성을 도시한다.
도 3은 열처리전의 Vcrit와 일의함수와 전극재료 사이의 관계를 도시한다.
도 4는 450℃ 열처리후의 도 2의 TiO2콘덴서의 누설 전류 특성을 도시한다.
도 5는 800℃ 열처리후의 도 2의 TiO2콘덴서의 누설 전류 특성을 도시한다.
도 6은 열처리후의 WN/CVD-TiO2/Si 콘덴서의 SIMS(Secondary Ion Mass Spectro-scopy) 심도 프로파일을 도시한다.
상기한 목적을 달성하기 위해, 본 발명은 저누설 전류 특성을 가진 반도체 기억소자의 유전체 콘덴서를 위한 전극을 제조하는 방법을 제공한다. 상기 방법은 먼저 반도체 실리콘 기판위에 산화티타늄막을 증착하는 단계를 포함한다. 이어, 상기 증착된 산화티타늄막을 열처리한다. 다음으로 상부 전극층을 상기 열처리된 산화티타늄막상에 증착한다. 그리고, 두 번째 열처리과정을 행한다. 본 발명에서 이 단계는 보로포실리케이트 유리(borophosilicate glass, BPSG) 밀집에 사용된 고온처리를 시뮬레이션시키거나 또는 제조환경에서 통상적으로 마주치게 되는 리플로(reflow)를 접촉하는 것이다.
본 발명의 또 다른 목적과 특징은 첨부 도면으로 예시된 바람직한 실시예를 참고하여 설명된다.
저누설 전류 특성을 가진 반도체 기억소자의 유전체 콘덴서를 위한 전극을 제조하기 위하여, 본 발명의 방법은 하기 바람직한 실시예로 예시된다. 도 1a-1c에서의 크기는 제조된 소자의 단면도를 단지 도식적으로 그렸기 때문에 정확한 규모로 그려지지는 않았다.
단계 1
메모리셀 콘덴서 유전체층으로써 산화티타늄막을 이용한 고밀도 기억소자를 제조하기 위한 기반으로 반도체 실리콘 기판을 준비한다.
도 1a에 도시된 바와 같이, 예를 들면, 기판(10)은 제조된 기억소자를 위한 메모리셀 콘덴서의 바닥 전극으로써 제공될 수 있는 n+형 실리콘(Si) 기판, 또는 n+폴리실리콘(poly-Si) 기판이다.
단계 2
상기 반도체 실리콘 기판위에 산화티타늄막을 증착시킨다.
도 1b에서, 상기 산화티타늄막(12)은 예를 들면, 콜드월 LPCVD 리액터내에서 메모리셀 콘덴서의 바닥 전극으로 제공되는 n+형 실리콘 기판 또는 n+폴리실리콘 기판(10)상에 증착되는 것을 볼 수 있다. 약 10 내지 20nm의 두께를 가진 얇은 산화티타늄막(12)을 테트라-이소프로필-티타네이트(TPT, Ti(i·OC3H7)4)증기 및 산소 분위기에서 약 350℃의 온도로 증착할 수 있다.
단계 3
증착된 산화티타늄막을 열처리한다.
증착된 산화티타늄막(12)의 열처리 과정은 예를 들면, 약 800℃에서 약 30분 동안 건조한 산소(O2) 분위기에서 행해질 수 있다.
단계 4
상부 전극층을 산화티타늄막상에 증착시킨다.
도 1c에 도시된 바와 같이 콘덴서 유전층, 즉 상부 전극층(14)을 위한 상부 전극은 예를 들면, 반응 스퍼터링법, 전자 빔, 또는 CVD에 의해 산화티타늄막(12)상에 증착될 수 있다. 상부 전극(14)에 적합한 증착재료에는 여러 가지 금속과 질화금속이 포함될 수 있다. 예를 들면, 텅스텐(W)과 몰리브(Mo) 등의 금속 및 질화 텅스텐(WN)과, 질화티타늄(TiN)과 질화탄탈(TaN) 등의 질화금속은 상부 전극에 적합한 재료로 사용될 수 있다.
단계 5
열처리 과정을 행한다.
이어 열처리 과정은 이 단계에서 실리콘 기판(10) 표면위에 수반된 반도체 소자에 대해서 행해진다. 상기 열처리를 약 400 내지 800℃의 온도로 약 30분 동안 질소 환경에서 행한다. 이 열처리 과정은 예를 들면, 보로포실리케이트 유리(borophosilicate glass, BPSG) 밀집에 사용된 고온 처리를 시뮬레이션시키거나 또는 제조환경에서 통상적으로 마주치는 리플로(reflow)를 접촉하기 위해 행하는 것이다.
상기 절차 단계는 고밀도 반도체 기억소자내에서 LPCVD 산화니타늄 저장 유전체 콘덴서를 위한 저누설 전류 전극을 제조하는 본 발명의 공정을 포함한다. 상기 단계 4에서 대요된 바와 같이 상부 전극(14)의 증착후의 열처리 효과를 보이기 위해서, 상부 전극(14)의 상기한 바와 같이 상이한 재료의 시료들을 450℃ 및 800℃에서 30분 동안 질소내에서 열처리한다. 산화티타늄층의 전기적 특성을 I-V 및 C-V법으로 측정한다.
도 2는 상기 단계 5에서 열처리되기 전에 여러 가지 상이한 전극 재료를 가진 산화티타늄 반도체 메모리셀 콘덴서의 누설전류 특성을 도시한다. 도 2에 도시된 바와 같이, 이러한 소자 시료의 전극은 각각 텅스텐, 몰리브, 질화티타늄, 질화텅스텐 및 질화탄탈의 재료를 이용하여 제조된 것들이 포함된다. 음성 바이어스를 이러한 콘덴서의 상부 전극에 인가한다. 열처리 전에, 질화물 전극을 가진 콘덴서의 누설전류른 금속 전극을 가진 것보다 더 작고, 특히, 질화탄탈 전극의 경우에 있어서는 최소 누설전류를 얻게 된다. 누설전류를 측량하기 위해 음성 바이어스를 사용하는 이유는, 음성적으로 바이어스될 때 전자들을 전극으로 부터 주입하기 때문이고, 누설전류위를 덮는 선택 전극 재료의 효과를 검증할 수 있기 때문이다.
누설전류상의 전극 재료의 효과를 검증하기 위해서, 소결되기 전에 1μA/㎠의 누설전류를 포함하는 전압(Vcrit) 및 전극의 일의 함수(Φm)는 도 3에 도시된 여러 가지 상이한 전극에 대해 플로트된다. 소결하기 전에, 질화탄탈, 질화티타늄, 질화텅스텐, 텅스텐 및 몰리브의 Φm는 각각 5.41, 4.95, 5.00, 4.75 및 4.64V다. 대부분의 전극 재료에서, Vcrit는 소결전에 Φm를 증가시키면서 함께 증가한다.
다시 말하면, 누설전류는 전극의 Φm를 증가시키면서 감소한다. 이는 질화탄탈이 최저누설 전류를 나타내는 이유이다. 이러한 결과들은 음성 바이어스의 경우에서 도전기작이 전극-제한형(electrode-limited type)이고, 상부 전극/산화티타늄 인터페이스에서 전자에 대한 에너지 장벽 높이는 누설 전류를 제한한다. 도 4는 상부 전극에 인가하는 음성 바이어스의 경우에서 약 450℃의 온도에서 열처리한 후의 누설전류의 특성을 도시한다. 열처리 공정 전의 상황과 비교해 볼 때, 도 4의 모든 전극 재료는 누설전류의 행동에서 매우 큰 차이로 특성지어 지는 것으로 보인다. 이는 상부 전극 일의 함수가 누설전류에 대한 영향이 감소하기 때문이다. 이 비교는 질화텅스텐 상부 전극을 가진 콘덴서가 최소 누설전류의 특징을 갖고 있다는 사실을 나타낸다. 이는 질화텅스텐이 예를 들어, 질화탄탈보다 더 나은 열안정성을 가지고, 사실상 분해되지 않고 고온에서 견딜 수 있기 때문이다. 450℃ 소결공정 후에, 보다 낮은 누설전류가 고려되기 때문에, 실질적으로 질화텅스텐 상부 전극과 그 아래의 산화티타늄층 사이에 어떠한 반응 또는 상호 확산도 일어나지 않는다. 도 6은 질화텅스텐과 산화티타늄이 450℃소결 공정 후에 완전히 남았다는 것을 증명한다.
도 5는 약 800℃의 온도에서 열처리 후에 상부 전극이 음성으로 바이어스되는 누설전류 특성을 도시한다. 이것은 질화텅스텐(WN) 상부 전극을 사용하는 콘덴서가 최저 누설전류를 가지는 도 4의 결과를 증명한다.
상기 산화티타늄 콘덴서 시료에 대한 시험은 상부 전극 재료의 일의 함수가 소결 전에 산화티타늄 콘덴서의 전기적 특성을 결정하고, 예를 들어 질화탄탈같은 큰 일의 함수를 가진 재료는 최저 누설을 가짐을 보여준다. 450℃ 소결 후에, 산화티타늄과 상부 전극 사이의 반응은 상이한 각종 재료사이의 일의 함수를 줄이기 때문에, 전극 효과를 감소시킨다. 채용된 전극 재료의 열안정성은 이 단계에서 더욱 중요한 요인이며, 질화텅스텐 전극 콘덴서는 최소 누설전류를 보인다.
따라서, 본 발명은 상부 전극이 형성되면서 산화티타늄 콘덴서에 대한 질소에서의 열처리 공정은 각종 금속 및 질화금속 전극 재료에 대한 전극 누설전류 특성을 단일화하는데 도움을 줄 수 있다. 따라서, 고밀도 메모리셀 콘덴서를 위한 저누설 전류 전극의 제조 방법은 본 발명의 개시한 내용에 따라 가능하다.
본 발명은 예시적이고 바람직한 실시예에 의해 설명되었지만, 본 발명이 하나의 특정 실시예에 제한되는 것을 의미하는 것은 아니다. 그와 반대로, 이는 첨부한 특허청구범위의 정신과 범위내에 포함되는 다양한 수정과 유사한 배열을 포함하는 것을 의미하고, 그 범위는 그러한 수정과 유사구조를 모두 포함하도록 가장 넓게 해석하여야 된다.
내용 없음.

Claims (23)

  1. 반도체 실리콘 기판을 준비하는 단계;
    상기 반도체 실리콘 기판위에 산화티타늄막을 증착시키는 단계;
    상기 증착된 산화티타늄막을 열처리(annealing)하는 단계;
    상기 열처리된 산화티타늄막상에 층의 상부 전극을 증착시키는 단계; 및
    고온의 환경을 제공하는 단계를 구비하고, 저누설 전류 특성을 가지는 반도체 기억소자의 유전체 콘덴서를 위한 전극을 제조하는 방법.
  2. 제1항에 있어서, 상기 반도체 실리콘 기판이 n+형 실리콘 기판, 또는 n+형 폴리실리콘 기판인 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 산화티타늄막이 TiO2막인 것을 특징으로 하는 방법.
  4. 제3항에 있어서, 상기 TiO2막이 약 10 내지 20nm의 두께를 갖는 것을 특징으로 하는 방법.
  5. 제4항에 있어서, 상기 TiO2막이 콜드월 LPCVD(low-pressure chemical vapor deposition) 리엑터내에서 증착되는 것을 특징으로 하는 방법.
  6. 제5항에 있어서, 상기 TiO2막이 테트라-이소프로필-티타네이트(TPT, Ti(i·OC3H7)4)증기 및 산소 분위기에서 증착되는 것을 특징으로 하는 방법.
  7. 제6항에 있어서, 상기 TiO2막이 약 350℃의 온도에서 증착되는 것을 특징으로 하는 방법.
  8. 제3항에 있어서, 상기 증착된 TiO2막의 열처리 단계를 건조한 산소(O2) 분위기에서 행하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기 증착된 TiO2막의 열처리 단계를 약 800℃의 온도에서 행하는 것을 특징으로 하는 방법.
  10. 제3항에 있어서, 상기 증착된 TiO2막의 열처리 단계를 약 30분 동안 행하는 것을 특징으로 하는 방법.
  11. 제3항에 있어서, 상기 상부 전극층이 반응 스퍼터링법에 의해 상기 TiO2막상에 증착되는 것을 특징으로 하는 방법.
  12. 제3항에 있어서, 상기 상부 전극층이 전자 빔(electron beaming method)에 의해 상기 TiO2막상에 증착되는 것을 특징으로 하는 방법.
  13. 제3항에 있어서, 상기 상부 전극층이 CVD(chemical vapor deposition)법에 의해 상기 TiO2막상에 증착되는 것을 특징으로 하는 방법.
  14. 제3항에 있어서, 상기 상부 전극층이 반응 스퍼터링법에 의해 상기 TiO2막상에 증착되고, 그리고 상기 상부 전극층이 질화금속 재료를 이용하여 증착되는 것을 특징으로 하는 방법.
  15. 제14항에 있어서, 상기 질화금속 재료가 질화텅스테인 것을 특징으로 하는 방법.
  16. 제3항에 있어서, 상기 상부 전극층이 전자 빔 법에 의해 상기 TiO2막상에 증착되고, 그리고 상기 상부 전극층이 질화금속 재료를 이용하여 증착되는 것을 특징으로 하는 방법.
  17. 제16항에 있어서, 상기 질화금속 재료가 질화텅스텐인 것을 특징으로 하는 방법.
  18. 제3항에 있어서, 상기 상부 전극층이 CVD법에 의해 상기 TiO2막상에 증착되고, 그리고 상기 상부 전극층이 질화금속 재료를 이용하여 증착되는 것을 특징으로 하는 방법.
  19. 제18항에 있어서, 상기 질화금속 재료가 질화텅스텐인 것을 특징으로 하는 방법.
  20. 제1항에 있어서, 상기 고온 환경을 제공하는 단계가 질소(N2) 분위기내에서 행해지는 것을 특징으로 하는 방법.
  21. 제20항에 있어서, 상기 고온 환경이 약 400 내지 800℃의 온도인 것을 특징으로 하는 방법.
  22. 제21항에 있어서, 상기 고온 환경을 제공하는 단계가 약 30분 동안 행해지는 것을 특징으로 하는 방법.
  23. 반도체 실리콘 기판을 준비하는 단계;
    상기 반도체 실리콘 기판위에 산화티타늄막을 증착시키는 단계;
    상기 증착된 산화티타늄막을 열처리하는 단계;
    상기 열처리된 산화티타늄막상에 질화텅스텐 상부 전극층을 증착시키는 단계; 및
    약 30분동안 N2분위기내에서 약 400 내지 800℃의 고온을 제공하는 단계를 구비하고, 저누설 전류 특성을 가지는 반도체 기억소자의 유전체 콘덴서를 위한 전극을 제조하는 방법.
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