KR100246801B1 - Flash memory cell and method for manufacturing thereof - Google Patents
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Abstract
1.청구범위에 기재된 발명이 속한 기술분야1. Technical field to which the invention described in the claims belongs
본 발명은 플래쉬 메모리 셀 및 그 제조방법에 관한 것으로 특히, 웰(Well)과 접합부(Junction)에 동일한 바이어스(Bias)가 인가되는 플래쉬 메모리 셀 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash memory cell and a method of manufacturing the same, and more particularly, to a flash memory cell to which a same bias is applied to a well and a junction and a method of manufacturing the same.
2.발명이 해결하려고 하는 기술적 과제2. Technical problem that the invention tries to solve
플래쉬 메모리 셀에서 웰 바이어스 콘택부는 셀 어레이의 바운더리(Boundary)에 위치하므로 RC 지연시간이 길어지고 소자의 크기가 커지게 되어 반도체 소자의 고집적화를 이룰수 없는 문제를 해결한다.Since the well bias contact portion is located at the boundary of the cell array in the flash memory cell, the RC delay time is increased and the size of the device is increased, thereby solving the problem of not being able to achieve high integration of the semiconductor device.
3.발명의 해결방법의 요지3. Summary of the solution of the invention
플래쉬 메모리 셀에서 접합부에 배선을 연결하기 위한 콘택홀 형성시 웰과 동일한 바이어스가 인가되는 접합부에만 선택적으로 웰 픽업영역을 만들어 웰과 접합부에 동시에 바이어스가 인가되도록 한다.In forming a contact hole for connecting wires to a junction in a flash memory cell, a well pick-up region may be selectively formed only at a junction to which the same bias is applied to the well so that the bias may be simultaneously applied to the well and the junction.
4.발명의 중요한 용도4. Important uses of the invention
웰과 접합부에 동일한 바이어스가 인가되는 모든 반도체 소자에 적용된다.The same bias is applied to all semiconductor devices where the same bias is applied to the wells and junctions.
Description
본 발명은 플래쉬 메모리 셀 및 그 제조방법에 관한 것으로 특히, 웰(Well)과 접합부(Junction)에 동일한 바이어스(Bias)가 인가되는 플래쉬 메모리 셀 및 그 제조방법에 관한 것이다.BACKGROUND OF THE
종래 P-웰 구조의 플래쉬 메모리 셀의 프로그램, 소거 및 독출 동작을 도 1을 참조하여 설명하면 다음과 같다.A program, erase, and read operation of a flash memory cell having a conventional P-well structure will now be described with reference to FIG. 1.
종래 P-웰 구조의 플래쉬 메모리 셀은 P-웰(1)에 플로팅 게이트(5), 콘트롤 게이트(7), 소오스(2) 및 드레인(3)으로 구성된다. 플로팅 게이트(5)와 콘트롤 게이트(7)는 적층구조로 형성되고, 플로팅 게이트(5)와 P-웰(1)사이에는 터널 산화막(4)이 형성되며, 플로팅 게이트(5)와 콘트롤 게이트(7)사이에는 유전체막(6)이 형성된다.The flash memory cell of the conventional P-well structure includes a
상기한 구성을 갖는 플래쉬 메모리 셀의 프로그램 동작은 드레인(3)에 5V, 콘트롤 게이트(7)에 9V의 전압을 인가하고, 소오스(2)와 P-웰(1)은 각각 접지 상태로 하는 핫 일렉트론 주입 방법을 이용하여 프로그램한다.The program operation of the flash memory cell having the above-described configuration is performed by applying a voltage of 5 V to the drain 3 and 9 V to the control gate 7, and the
상기 플래쉬 메모리 셀의 소거 동작은 소오스(2)에 5V, 콘트롤 게이트(7)에 -9V의 전압을 인가하고, 드레인(3)은 플로팅(Floating)시키고, P-웰(1)은 접지 상태로 하는 F-N터널(Tunnel)법을 이용하여 소거 시킨다.In the erase operation of the flash memory cell, a voltage of 5 V is applied to the
상기 플래쉬 메모리 셀의 독출(Read) 동작은 드레인(3)에 1V, 콘트롤 게이트(7)에 5V의 전압을 인가하고, 소오스(2)와 P-웰(1)은 각각 접지 상태로 하여 프로그램을 독출한다.In the read operation of the flash memory cell, a voltage of 1 V is applied to the drain 3 and 5 V to the control gate 7, and the
상술한 바와같이 P-웰 구조의 플래쉬 메모리 셀은 프로그램, 소거 및 독출 동작시 P-웰(1)이 항상 접지 상태이다. 만약, P-웰(1)에 바이어스를 가할 수 있다면 더욱 향상된 소거 특성을 가진 셀을 만들 수 있다. P-웰(1)에 바이어스를 가할 수 있게 하기 위하여 트리플 웰(Triple Well) 형성기술이 개발되었다.As described above, in the P-well structure flash memory cell, the P-
도 2에 도시된 트리플 웰 구조의 플래쉬 메모리 셀은 N-웰(11)에 P-웰(12)을 형성하고, P-웰(12)에 플로팅 게이트(16), 콘트롤 게이트(18), 소오스(13) 및 드레인(14)으로 구성된다. 플로팅 게이트(16)와 콘트롤 게이트(18)는 적층구조로 형성되고, 플로팅 게이트(16)와 P-웰(12)사이에는 터널 산화막(15)이 형성되며, 플로팅 게이트(16)와 콘트롤 게이트(18)사이에는 유전체막(17)이 형성된다.The flash memory cell of the triple well structure shown in FIG. 2 forms the P-
상기한 구성을 갖는 트리플 웰 구조의 플래쉬 메모리 셀을 단위 셀로하여 셀 어레이를 이룬 것이 도 3에 도시된다. 도 3에 도시된 셀 어레이 영역(21)의 주변에는 다수의 웰 바이어스 콘택부(22)가 형성된다. 도 4는 소오스 콘택(26)이 워드라인(24)방향으로 16개의 셀마다 1개씩 형성된 셀 어레이 영역(21)의 레이아웃을 나타낸다. 지시부호(23)은 필드 산화막이고, 지시부호(25)는 드레인 콘택이며, 지시부호(26)은 소오스 콘택이다. 콘트롤 게이트(18)는 워드라인이 된다.FIG. 3 illustrates a cell array in which a flash memory cell having a triple well structure having the above configuration is used as a unit cell. A plurality of well
도 5는 도 3에 도시된 웰 바이어스 콘택부(22)를 A4-A4 선을 따라 절취한 단면도로서, P-웰(12)에 형성된 픽-업 영역(27)이 금속배선(29)에 의해 외부로 인출된 것이 도시된다. 지시부호(28)은 층간 절연막이다.FIG. 5 is a cross-sectional view of the well
도 6은 도 4에 도시된 소오스 콘택(26)을 A6-A6 선을 따라 절취한 단면도로서, P-웰(12)에 형성된 소오스(13)가 금속배선(29)에 의해 외부로 인출된 것이 도시된다.FIG. 6 is a cross-sectional view of the
상기한 트리플 웰 구조의 플래쉬 메모리 셀은 프로그램 및 독출 동작이 P-웰 구조의 플래쉬 메모리 셀과 동일하며, 단지 소거 동작이 다르다.The flash memory cell of the triple well structure described above has the same program and read operations as the flash memory cell of the P-well structure, except that the erase operation is different.
트리플 웰 구조의 플래쉬 메모리 셀의 소거 동작은 N-웰(11)에 9V, P-웰(12)에 8V, 소오스(13)에 8V, 콘트롤 게이트(18)에 -9V의 전압을 인가하고, 드레인(14)은 플로팅 시킨 상태에서 프로그램을 소거시킨다.The erase operation of the flash memory cell of the triple well structure is applied with a voltage of 9V to the N-
상술한 바와같이 웰 바이어스 전압은 도 3에 도시된 셀 어레이 영역(21)의 주변에 형성된 다수의 웰 바이어스 콘택부(22)를 통해 인가되기 때문에 RC 지연시간이 길어 질 뿐만 아니라 다수의 웰 바이어스 콘택부(22)가 차지하는 면적만큼 소자의 크기가 커지게 되는 단점이 발생한다.As described above, since the well bias voltage is applied through the plurality of well
따라서, 본 발명은 웰(Well)과 접합부(Junction)에 동일한 바이어스(Bias)가 인가되는 플래쉬 메모리 셀에서 웰 바이어스 콘택부를 셀 어레이 영역내의 접합부에 형성하여 상술한 문제점을 해소 할수 있는 플래쉬 메모리 셀 및 그 제조방법을 제공하는데 그 목적이 있다.Accordingly, the present invention provides a flash memory cell capable of solving the above-described problems by forming a well bias contact portion in a junction in a cell array region in a flash memory cell in which a same bias is applied to a well and a junction. Its purpose is to provide its manufacturing method.
상기한 목적을 달성하기 위한 본 발명은 트리플 웰 구조를 갖는 플래쉬 메모리 셀에서 소오스 콘택홀 및 드레인 콘택홀을 형성하는 단계와, 상기 소오스 콘택홀만 개방되는 감광막 패턴을 이용한 식각공정으로 실리콘 기판을 식각한 후, 불순물 이온 주입 공정으로 웰 픽업 영역들을 형성하는 단계와, 상기 감광막 패턴을 제거한 후, 금속콘택 공정으로 금속배선을 형성하는 단계로 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, a silicon substrate is etched by forming a source contact hole and a drain contact hole in a flash memory cell having a triple well structure and an etching process using a photoresist pattern in which only the source contact hole is opened. Then, the method may include forming well pick-up regions by an impurity ion implantation process, and removing the photoresist pattern, and then forming metal wiring by a metal contact process.
상기한 목적을 달성하기 위한 본 발명은 트리플 웰 구조를 갖는 반도체 기판상에 플로팅 게이트, 콘트롤 게이트, 소오스 및 드레인으로 구성된 플래쉬 메모리 셀에서, 소오스 콘택부 하부에 웰 픽업 영역이 형성된 구조를 갖는 것을 특징으로 한다.The present invention for achieving the above object is a flash memory cell consisting of a floating gate, a control gate, a source and a drain on a semiconductor substrate having a triple well structure, the structure having a well pick-up region formed under the source contact portion It is done.
도 1은 종래 기술에 따른 P-웰 구조의 플래쉬 메모리 셀의 단면도.1 is a cross-sectional view of a flash memory cell of a P-well structure according to the prior art.
도 2는 종래 기술에 따른 트리플 웰 구조의 플래쉬 메모리 셀의 단면도.2 is a cross-sectional view of a flash memory cell of a triple well structure according to the prior art;
도 3은 도 2의 플래쉬 메모리 셀을 단위셀로 하는 셀 에레이의 평면도.3 is a plan view of a cell array having the flash memory cell of FIG. 2 as a unit cell;
도 4는 도 3의 셀 어레이부분의 레이아웃도.4 is a layout diagram of a cell array portion of FIG. 3;
도 5는 도 3의 A4-A4 선을 따라 절취한 상태의 단면도.5 is a cross-sectional view taken along the line A4-A4 of FIG. 3.
도 6은 도 4의 A6-A6선을 따라 절취한 상태의 단면도.6 is a cross-sectional view taken along the line A6-A6 of FIG. 4.
도 7(a) 내지 (c)는 본 발명의 실시예에 따른 트리플 웰 구조의 플래쉬 메모리 셀의 제조방법을 설명하기 위한 단면도.7A to 7C are cross-sectional views illustrating a method of manufacturing a flash memory cell having a triple well structure according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1,12 및 32 : P-웰 2,13 및 33 : 소오스1,12 and 32 P-
3,14 및 34 : 드레인 4,15 및 35 : 터널 산화막3,14 and 34:
5,16 및 36 : 플로팅 게이트 6,17 및 37 : 유전체막5,16 and 36:
7,18 및 38 : 콘트롤 게이트 11 및 31 : N-웰7, 18 and 38:
21 : 셀 어레이 영역 22 : 웰 바이어스 콘택부21
23 : 필드 산화막 25 : 드레인 콘택23: field oxide film 25: drain contact
26 : 소오스 콘택 27 및 47 : 웰 픽업 영역26:
28 및 48 : 층간 절연막 29 및 49 : 금속배선28 and 48: interlayer
45 및 46 : 콘택홀 50 : 감광막 패턴45 and 46: contact hole 50: photoresist pattern
이하, 본 발명을 첨부 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
트리플 웰 구조의 플래쉬 메모리 셀은, 도 2에서 언급한 바와같이, 프로그램, 소거 및 독출 동작시 웰과 소오스에 같은 바이어스가 인가된다.In the flash memory cell of the triple well structure, as mentioned in FIG. 2, the same bias is applied to the well and the source during the program, erase, and read operations.
도 7(a) 내지 (c)는 본 발명의 실시예에 따른 트리플 웰 구조의 플래쉬 메모리 셀 제조방법을 설명하기 위한 소자의 단면도이다.7A to 7C are cross-sectional views of devices for describing a method of manufacturing a flash memory cell having a triple well structure according to an exemplary embodiment of the present invention.
도 7(a)를 참조하면, 트리플 웰 구조의 플래쉬 메모리 셀은 N-웰(31)에 형성된 P-웰(32)에 플로팅 게이트(36), 콘트롤 게이트(38), 소오스(33) 및 드레인(34)으로 구성된다. 플로팅 게이트(36)와 콘트롤 게이트(38)는 적층구조로 형성되고, 플로팅 게이트(36)와 P-웰(32)사이에는 터널 산화막(35)이 형성되며, 플로팅 게이트(36)와 콘트롤 게이트(38)사이에는 유전체막(37)이 형성된다.Referring to FIG. 7A, a flash memory cell having a triple well structure includes a
상기 플래쉬 메모리 셀을 포함하는 전체 구조상에 층간 절연막(48)을 형성하고, 소오스(33) 및 드레인(34)부분에 소오스 콘택홀(46) 및 드레인 콘택홀(45)을 각각 형성한다.An
도 7(b)를 참조하면, 웰과 접합부에 동일한 바이어스가 인가되는 부분, 즉 플래쉬 메모리 셀의 소오스(33)부분을 제외한 모든 부분을 감광막 패턴(50)으로 덮고, 감광막 패턴(50)을 식각 마스크로 한 식각공정으로 소오스 콘택홀(46)부분의 실리콘 기판을 500 내지 3,000Å 정도 식각하여 P-웰(32)이 충분히 노출되도록 한다. 이후 B 및 BF2중 어느 하나를 사용한 불순물 이온 주입공정을 실시하여 P-웰(32)에 픽업(Pick Up)영역(47)을 형성한다. 이후, 감광막 패턴(50)을 제거하고, 도 7(c)에 도시된 바와같이 소오스 콘택홀(46) 및 드레인 콘택홀(45)에 금속배선(49)을 형성한다.Referring to FIG. 7B, a portion where the same bias is applied to the well and the junction, that is, all portions except the
상기한 본 발명의 트리플 웰 구조의 플래쉬 메모리 셀을 단위 셀로하여 셀 어레이를 도 4와 같이 구성할 수 있으며, 단지 소오스 콘택부(26)에 픽업 영역(47)이 형성된 점이 종래 셀 어레이와 다르다.The cell array can be configured as shown in FIG. 4 using the flash memory cell of the triple well structure of the present invention as a unit cell, and the pick-up
본 발명의 픽업영역(47)은 도 3에 도시된 종래의 웰 바이어스 콘택부(22)에 형성되는 픽업영역(22)와 비교해 볼때, 셀 어레이의 주변에 형성되지 않고 소오스 콘택(46)과 동일한 위치에 형성된다. 따라서, 소거 동작을 위한 전압 인가시 바로 P-웰(32)에 전압이 인가되고, 또한 도 3에 도시된 웰 바이어스 콘택부(22)가 필요하지 않기 때문에 그 만큼 소자의 고집적화를 이룰수 있다.The
상술한 본 발명은 트리플 웰 구조의 플래쉬 메모리 셀을 실시예로 하여 설명하였지만, 웰과 접합부에 동일한 바이어스가 인가되는 모든 반도체 소자에 상술한 본 발명의 원리를 적용할 수 있다.Although the present invention described above has been described with a flash memory cell having a triple well structure as an embodiment, the principles of the present invention described above can be applied to all semiconductor devices to which the same bias is applied to the well and the junction.
즉, 플래쉬 메모리 셀에서 접합부에 배선을 연결하기 위한 콘택홀 형성시 웰과 동일한 바이어스가 인가되는 접합부만을 추가로 식각한 후 불순물 이온 주입 공정으로 픽업 영역을 형성하므로서 웰과 접합부에 바이어스가 동시에 인가된다.That is, the bias is applied to the well and the junction at the same time by additionally etching only the junction where the same bias is applied to the well when forming the contact hole for connecting the wiring to the junction in the flash memory cell, and forming a pickup region by an impurity ion implantation process. .
상술한 바와같이 본 발명은 웰과 접합부에 동일한 바이어스가 인가되는 플래쉬 메모리 셀에서 접합부와 웰을 하나의 콘택으로 형성하므로 소자의 크기 및 RC 지연시간을 줄이는 효과가 있다.As described above, in the present invention, since the junction and the well are formed as one contact in the flash memory cell in which the same bias is applied to the well and the junction, the size and the RC delay time of the device may be reduced.
Claims (4)
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