KR100261176B1 - Method for fabricating flash memory - Google Patents

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Abstract

PURPOSE: A method for manufacturing a flash memory is provided to improve the reliability of the flash memory by preventing the electrons from introducing/discharging into/from a floating gate of a cell. CONSTITUTION: A field oxide layer(32) is formed on a semiconductor substrate(31) which is formed with a cell area and a peripheral area. Then, the first conductive layer is formed on an entire surface of the semiconductor substrate(31) by interposing a gate insulating layer(33) between the field oxide layers(32) formed in the semiconductor substrate(31). An interlayer dielectric and the second conductive layer are formed on the first conductive layer. A cap insulating layer(37) is formed on the second conductive layer such that both ends of the cap insulating layer(37) are overlapped with the field oxide layer(32). Then, the second conductive layer and the interlayer dielectric are selectively removed to form a control gate(36a). After forming a sidewall at both sides of the cap insulating layer(37), the control gate(36a) and the interlayer dielectric, a floating gate(34a) is formed. The third conductive layer is formed on the entire surface of the semiconductor substrate(31). After that, a tunnelling oxide layer is formed at both sides of the floating gate(34a).

Description

플래쉬 메모리 제조방법Flash memory manufacturing method

본 발명은 반도체소자의 제조방법에 관한 것으로 특히, 프로그램이나 읽기 동작시 원하지 않는 셀의 플로팅 게이트에 전자가 유입되거나 전자가 방출되는 가능성을 방지하여 메모리의 신뢰성을 향상시키는데 적당한 플래쉬 메모리 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a flash memory suitable for improving the reliability of a memory by preventing the possibility of electrons flowing into or out of floating gates of unwanted cells during a program or read operation. will be.

이하, 첨부된 도면을 참조하여 일반적인 플래쉬 메모리를 설명하면 다음과 같다.Hereinafter, a general flash memory will be described with reference to the accompanying drawings.

일반적인 플래쉬 메모리 셀은 ETOXTM(EPROM Tunnel Oxide) 구조와 분리형 게이트 구조로 구분된다.A typical flash memory cell is divided into an ETOX TM (EPROM Tunnel Oxide) structure and a separate gate structure.

이중 분리형 게이트 구조는 단위 셀 크기가 ETOXTM에 비해 큰 단점이 있으나, 과잉소거의 문제가 없으며 가상(Virtual) 접지방식의 메모리 어레이를 구성할 수 있다는 장점이 있다.The double-separated gate structure has a disadvantage in that the unit cell size is larger than that of the ETOX TM , but there is no problem of over-erasing and it is possible to configure a virtual grounded memory array.

도 1은 일반적인 가상 접지방식의 분리형 게이트 구조의 플레쉬 메모리 셀 어레이를 나타내었다.FIG. 1 illustrates a flash memory cell array having a separate gate structure of a general virtual grounding scheme.

도 1에 도시한 바와 같이 가상 접지방식의 분리형 게이트 구조는 하나의 비트선이 소오스 혹은 드레인으로 사용할 수 있도록 구성하여 각 비트선간을 격리시킬 필요가 없으므로 고집적 메모리에 적합하다.As shown in FIG. 1, the split gate structure of the virtual grounding method is suitable for a highly integrated memory because there is no need to isolate each bit line by configuring one bit line as a source or a drain.

도 2는 일반적인 가상 접지방식의 분리형 게이트 구조를 갖는 메모리 셀의 레이아웃도이고, 도 3a 내지 도 3b는 도 2의 X축 및 Y축에 따른 단면도이다.FIG. 2 is a layout view of a memory cell having a separate gate structure of a general virtual grounding scheme, and FIGS. 3A to 3B are cross-sectional views taken along the X and Y axes of FIG. 2.

도 2 및 도 3a와 도 3b에 도시한 바와같이 P형 반도체 기판(1)에 N+불순물 이온주입에 의해 매몰된 고농도의 불순물 영역(2)이 일정간격으로 복수개 형성되고, 상기 매몰된 고농도의 불순물 영역(2)과 교차하는 복수개의 격리 산화막(3)이 형성된다.As shown in FIGS. 2 and 3A and 3B, a plurality of high concentration impurity regions 2 buried by N + impurity ion implantation are formed in the P-type semiconductor substrate 1 at regular intervals. A plurality of isolation oxide films 3 intersecting with the impurity regions 2 are formed.

상기 격리 산화막(3)을 제외한 반도체 기판(1)의 전면에 게이트 산화막(4)이 형성되고, 상기 게이트 산화막(4)상에 상기 고농도의 불순물 영역(2)과 일부분이 오버랩 되도록 플로팅 게이트(5)가 형성된다.A gate oxide film 4 is formed on the entire surface of the semiconductor substrate 1 except the isolation oxide film 3, and the floating gate 5 is overlapped with the high concentration impurity region 2 on the gate oxide film 4. ) Is formed.

또한, 상기 플로팅 게이트(5)를 포함한 반도체 기판(1)의 전면에 제 1 층간 절연막(6)이 형성되고, 상기 제 1 층간 절연막(6)상에 상기 플로팅 게이트(5b) 보다 좁은 폭을 갖는 콘트롤 게이트라인(7)과 캡 산화막(8)이 형성된다.In addition, a first interlayer insulating film 6 is formed on the entire surface of the semiconductor substrate 1 including the floating gate 5, and has a narrower width than the floating gate 5b on the first interlayer insulating film 6. The control gate line 7 and the cap oxide film 8 are formed.

이어, 상기 제 1 층간 절연막(6) 및 콘트롤 게이트라인(7)과 캡 산화막(8)의 양측면에 측벽(9)이 형성되고, 상기 콘트롤 게이트라인(7)의 상측에 상기 콘트롤 게이트라인(7) 2개당 한 라인씩 오버랩 되도록 소거 게이트 라인(10)이 형성된다.Subsequently, sidewalls 9 are formed on both sides of the first interlayer insulating layer 6, the control gate line 7, and the cap oxide layer 8, and the control gate line 7 is disposed above the control gate line 7. The erase gate line 10 is formed to overlap one line per two lines.

여기서 한 개의 소거 게이트 라인(10)은 2개의 플로팅 게이트(7)의 전하를 소거할 수 있도록 되어 있고, 상기 소거 게이트 라인(10)의 하부에는 제 2 층간절연막이 형성될 수도 있다.Here, one erase gate line 10 may erase charges of two floating gates 7, and a second interlayer insulating layer may be formed under the erase gate line 10.

그리고 상기 소거 게이트 라인(10)과 플로팅 게이트(5)의 계면에는 터널링 산화막(11)이 형성된다.A tunneling oxide film 11 is formed at the interface between the erase gate line 10 and the floating gate 5.

이와 같이 구성된 플래쉬 메모리는 가상 접비 방식으로 사용이 가능하다.The flash memory configured as described above may be used in a virtual scaffolding manner.

즉, 임의의 비트선을 소오스로 하면 인접한 비트선을 드레인으로 사용한다.In other words, when an arbitrary bit line is sourced, an adjacent bit line is used as a drain.

상기 플로팅 게이트(5)에 전자를 주입할 때에는 소오스를 접지로 하고, 드레인에 7V 정도의 전압을 인가하고 콘트롤 게이트라인(7)에 12V를 인가하면 드레인 근처에서 열전자(Hot Electron)가 발생되어 상기 플로팅 게이트(5)에 전자가 주입된다.When injecting electrons into the floating gate 5, the source is grounded, a voltage of about 7 V is applied to the drain, and 12 V is applied to the control gate line 7 to generate hot electrons near the drain. Electrons are injected into the floating gate 5.

그리고 상기 플로팅 게이트(5)에 전자를 제거할 때에는 소거 게이트 라인(10)에 20V정도의 높은 전압을 인가하면 상기 플로팅 게이트(5)와 소거 게이트 라인(10)사이의 폴리 실리콘과 폴리 실리콘의 층간 터널 산화막(11)을 통해 전자가 소거 게이트라인(10)으로 이동하게 된다.When the electrons are removed from the floating gate 5, when a high voltage of about 20 V is applied to the erase gate line 10, an interlayer of polysilicon and polysilicon between the floating gate 5 and the erase gate line 10 is applied. The electrons move to the erase gate line 10 through the tunnel oxide layer 11.

이하, 첨부된 도면을 참고하여 종래 플래쉬 메모리 제조방법을 설명하면 다음과 같다.Hereinafter, a conventional flash memory manufacturing method will be described with reference to the accompanying drawings.

도 4a 내지 도 4g는 도 2의 Y 방향 및 주변부에 대한 종래의 플래쉬 메모리 제조방법을 나타낸 공정단면도이다.4A to 4G are cross-sectional views illustrating a conventional flash memory manufacturing method for the Y direction and the peripheral portion of FIG. 2.

먼저, 도 4a에 도시한 바와 같이 p형 반도체 기판(11)에 선택적으로 고농도 N+ 불순물 이온을 주입하여 매몰 고농도 불순물 영역(도면에는 도시하지 않음)을 일정간격으로 복수개 형성하고, 상기 고농도 불순물 영역이 형성된 반도체 기판(11)상에 제 1 CVD(Chemical Vapour Deposition) 산화막을 증착한후 포토에칭 공정을 실시하여 상기 고농도 불순물 영역과 교차되게 일정간격을 갖는 복수개의 격리 산화막(12)을 형성한다.First, as shown in FIG. 4A, a high concentration N + impurity ions are selectively implanted into the p-type semiconductor substrate 11 to form a plurality of buried high concentration impurity regions (not shown) at regular intervals. After depositing a first chemical vapor deposition (CVD) oxide film on the formed semiconductor substrate 11, a photoetching process is performed to form a plurality of isolation oxide films 12 having a predetermined interval to intersect the high concentration impurity region.

도 4b에 도시한 바와 같이 상기 격리 산화막(12)이 형성되지 않은 반도체 기판(11)의 전면에 게이트 산화막(13)을 형성하고, 상기 격리 산화막(12)을 포함한 반도체 기판(11)의 전면에 플로팅 게이트로 사용할 제 1 폴리 실리콘층(14)을 형성한다.As shown in FIG. 4B, a gate oxide film 13 is formed on the entire surface of the semiconductor substrate 11 on which the isolation oxide film 12 is not formed, and on the entire surface of the semiconductor substrate 11 including the isolation oxide film 12. A first polysilicon layer 14 to be used as the floating gate is formed.

이어, 상기 제 1 폴리 실리콘층(14)을 산화시키어 상기 제 1 폴리 실리콘층(14)의 표면에 산화막(15)을 형성한다.Subsequently, the first polysilicon layer 14 is oxidized to form an oxide film 15 on the surface of the first polysilicon layer 14.

도 4c에 도시한 바와 같이 상기 산화막(15)상에 콘트롤 게이트용 제 2 폴리 실리콘층(16)을 형성하고, 상기 제 2 폴리 실리콘층(16)상에 제 2 CVD 산화막을 형성하고, 상기 제 2 CVD 산화막을 사진석판술 및 식각공정으로 선택적으로 제거하여 캡 산화막(17)을 형성한다.As shown in FIG. 4C, the second polysilicon layer 16 for the control gate is formed on the oxide film 15, and the second CVD oxide film is formed on the second polysilicon layer 16. The CVD oxide film is selectively removed by photolithography and etching to form a cap oxide film 17.

도 4d에 도시한 바와 같이 상기 캡 산화막(17)을 마스크로 이용하여 상기 제 2 폴리 실리콘층(16) 및 산화막(15)을 선택적으로 제거하여 콘트롤 게이트(16a)를 형성한다.As shown in FIG. 4D, the control gate 16a is formed by selectively removing the second polysilicon layer 16 and the oxide film 15 using the cap oxide film 17 as a mask.

도 4e에 도시한 바와 같이 상기 캡 산화막(17)을 포함한 반도체 기판(11)의 전면에 절연막을 형성한 후, 에치백 공정을 실시하여 상기 캡 산화막(17) 및 콘트롤 게이트(16a)와 산화막(15)의 양측면에 측벽(Sidewall)(18)을 형성한다.As shown in FIG. 4E, an insulating film is formed over the entire surface of the semiconductor substrate 11 including the cap oxide film 17, and then subjected to an etch back process to form the cap oxide film 17, the control gate 16a, and the oxide film ( Sidewalls 18 are formed on both sides of the surface 15.

이때 도면에는 도시되지 않았지만 주변부에도 소자 격리막(12)의 단차에 의해 측벽(18)이 형성되기 때문에 별도의 식각공정으로 이를 제거한다.In this case, although not shown in the drawing, the sidewalls 18 are formed in the peripheral portion by the step of the device isolation layer 12, and thus, the sidewalls 18 are removed by a separate etching process.

도 4f에 도시한 바와 같이 상기 측벽(18) 및 캡 산화막(17)을 마스크로 이용하여 상기 제 1 폴리 실리콘층(14)을 선택적으로 제거하여 플로팅 게이트(14a)를 형성한다.As shown in FIG. 4F, the first polysilicon layer 14 is selectively removed using the sidewall 18 and the cap oxide layer 17 as a mask to form a floating gate 14a.

여기서 상기 플로팅 게이트(14a)를 형성하기 위한 식각시 주변부의 제 1 폴리 실리콘층(14)과 셀 내의 불필요한 제 1 폴리 실리콘층(14)의 식각을 통해 플로팅 게이트(14a)를 형성한다.Here, the floating gate 14a is formed by etching the first polysilicon layer 14 in the periphery and the unnecessary first polysilicon layer 14 in the cell during etching to form the floating gate 14a.

이때 상기 주변부의 제 1 폴리 실리콘층(14)의 두께가 셀 내의 제 1 폴리 실리콘층(14) 두께 보다 높으므로 셀 내에서는 과도식각이 필요하다. 이로 인하여 플로팅 게이트(14a)가 음의 기울기를 가지고 형성된다.At this time, since the thickness of the first polysilicon layer 14 in the peripheral portion is higher than the thickness of the first polysilicon layer 14 in the cell, transient etching is necessary in the cell. As a result, the floating gate 14a is formed with a negative slope.

도 4g에 도시한 바와 같이 상기 반도체 기판(11)에 열산화 공정을 실시하여 상기 플로팅 게이트(14a)의 양측면에 터널링 산화막(19)을 형성하고, 상기 터널링 산화막(19)을 포함한 반도체 기판(11)의 전면에 소거 게이트용 제 3 폴리 실리콘층(도면에 도시하지 않음)을 형성하고, 상기 제 3 폴리 실리콘층을 사진석판술 및 식각공정으로 선택적으로 제거하여 소거 게이트(21)를 형성한다.As shown in FIG. 4G, a thermal oxidation process is performed on the semiconductor substrate 11 to form a tunneling oxide film 19 on both sides of the floating gate 14a, and the semiconductor substrate 11 including the tunneling oxide film 19. A third polysilicon layer (not shown in the figure) is formed on the entire surface of the N), and the third polysilicon layer is selectively removed by photolithography and etching to form the erasing gate 21.

그러나 이와 같은 종래의 플래쉬 메모리 제조방법에 있어서 메모리 셀의 플로팅 게이트를 형성시 과도한 식각으로 인하여 소거 게이트와 플로팅 게이트 간의 접촉부위가 음의 기울기(Negative Slope)를 갖게 되어 메모리 소자의 신뢰성을 떨어져 다음과 같은 문제점이 있었다.However, in such a conventional flash memory manufacturing method, the contact between the erase gate and the floating gate has a negative slope due to excessive etching when the floating gate of the memory cell is formed, thereby reducing the reliability of the memory device. I had the same problem.

첫째, 소거 상태에 있는 셀이 다른 셀의 프로그램시 전자가 유입되어 동일 콘트롤 게이트를 사용하는 다른 셀의 프로그램을 하여 11V 이상이 콘트롤 게이트 워드 라인에 인가될 경우 소거 상태에 있는 셀이 소거 게이트로부터 플로팅 게이트에 전자가 유입되는데 특히 플로팅 게이트 측면이 음의 기울기를 갖으면 플로팅 게이트 아래 부분의 예각을 통해 전자 유입이 쉬게 발생하여 메모리의 신뢰성을 저하시킨다.First, when the cell in the erased state is programmed with another cell and electrons are introduced to program the other cell using the same control gate, and 11 V or more is applied to the control gate word line, the cell in the erased state floats from the erased gate. Electrons flow into the gate, especially if the side of the floating gate has a negative slope, electrons easily flow through the acute angle of the lower portion of the floating gate, thereby degrading the reliability of the memory.

둘째, 읽기 동작 또는 프로그램 검증(Program Verify)시 소거 게이트에 Vcc 정도의 전압이 걸리는 경우 플로팅 게이트 측면 상부의 예각에 의해 프로그램 상태에 있는 셀의 플로팅 게이트로부터 소거 게이트로 전자가 방출되어 메모리의 신뢰성을 저하시킨다.Second, when a voltage of about Vcc is applied to the erase gate during a read operation or a program verify, electrons are emitted from the floating gate of the cell in the programmed state to the erase gate by acute angles at the upper side of the floating gate, thereby improving reliability of the memory. Lowers.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 소거 게이트와 플로팅 게이트간의 접촉부위가 수직한 형태를 유지하게 함으로써 프로그램이나 읽기 동작시 원하지 않는 셀의 플로팅 게이트에 전자가 유입되거나 전자가 방출되는 것을 방지하여 메모리의 신뢰성을 향상시키도록 한 플레쉬 메모리 제조방법을 제공하는데 그 목적이 있다.The present invention has been made in order to solve the above problems, by maintaining the vertical contact portion between the erase gate and the floating gate is that electrons are introduced into the floating gate of the cell or unwanted electrons during the program or read operation It is an object of the present invention to provide a method of manufacturing a flash memory to prevent the increase of the reliability of the memory.

도 1은 일반적인 가상 접지방식의 분리형 게이트 구조의 플레쉬 메모리 셀 어레이1 is a flash memory cell array having a separate gate structure of a general virtual grounding method.

도 2는 일반적인 가상 접지방식의 분리형 게이트 구조를 갖는 메모리 셀의 레이아웃도2 is a layout view of a memory cell having a separate gate structure of a general virtual grounding scheme.

도 3a 내지 도 3b는 도 2의 X축 및 Y축에 따른 단면도3A through 3B are cross-sectional views taken along the X and Y axes of FIG. 2.

도 4a 내지 도 4g는 도 2의 Y 방향 및 주변부에 대한 종래의 플래쉬 메모리 제조방법을 나타낸 공정단면도4A to 4G are cross-sectional views illustrating a conventional flash memory manufacturing method for the Y direction and the peripheral portion of FIG. 2.

도 5a 내지 도 5h는 도 2의 Y 방향 및 주변부에 대한 본 발명에 의한 플래쉬 메모리 제조방법을 나타낸 공정단면도5A through 5H are cross-sectional views illustrating a method of manufacturing a flash memory according to the present invention for the Y direction and the peripheral portion of FIG. 2.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

31 : P형 반도체 기판 32 : 소자 격리막31 P-type semiconductor substrate 32 device isolation film

33 : 게이트 절연막 34a : 플로팅 게이트33: gate insulating film 34a: floating gate

35 : 산화막 36a : 콘트롤 게이트35 oxide film 36a control gate

37 : 캡 절연막 38 : 측벽37 cap insulating film 38 side wall

39 : 제 3 폴리 실리콘층 40 : 터널링 산화막39: third polysilicon layer 40: tunneling oxide film

41 : 소거 게이트41: erase gate

상기와 같은 목적을 달성하기 위한 본 발명에 의한 플래쉬 메모리 제조방법은 셀영역과 주변부로 정의된 기판상에 일정한 간격을 갖는 소자 격리막을 형성하는 단계와, 상기 소자 격리막 사이의 기판상에 게이트 절연막을 매개하여 기판의 전면에 제 1 도전층을 형성하는 단계와, 상기 제 1 도전층상에 층간절연막 및 제 2 도전층을 형성하는 단계와, 상기 제 2 도전층상에 상기 하부의 소자 격리막과 양측끝이 오버랩 되도록 캡 절연막을 형성하는 단계와, 상기 캡 절연막을 마스크로 이용하여 상기 제 2 도전층 및 층간절연막을 선택적으로 제거하여 콘트롤 게이트를 형성하는 단계와, 상기 캡 절연막 및 콘트롤 게이트와 층간절연막의 양측면에 측벽을 형성하는 단계와, 상기 측벽 및 캡 절연막을 마스크로 이용하여 상기 제 1 도전층을 셀 내의 제 1 도전층 두께를 기준으로 식각하여 플로팅 게이트를 형성하는 단계와, 상기 기판의 전면에 제 3 도전층을 형성한 후 상기 제 3 도전층의 두께를 기준으로 식각하여 상기 제 3 도전층을 제거하는 단계와, 상기 플로팅 게이트의 양측면에 터널링 산화막을 형성하고 전면에 제 4 도전층을 형성한 후 패터닝하여 소거 게이트를 형성하는 단계를 포함하여 형성함을 특징으로 한다.The flash memory manufacturing method according to the present invention for achieving the above object comprises the steps of forming a device isolation film having a predetermined interval on the substrate defined by the cell region and the peripheral portion, a gate insulating film on the substrate between the device isolation film Forming a first conductive layer on the entire surface of the substrate, forming an interlayer insulating film and a second conductive layer on the first conductive layer, and forming the lower device isolation layer and both ends of the lower conductive layer on the second conductive layer. Forming a cap insulating film so as to overlap, forming a control gate by selectively removing the second conductive layer and the interlayer insulating film using the cap insulating film as a mask, and forming both side surfaces of the cap insulating film, the control gate, and the interlayer insulating film. Forming a sidewall in the cell, and using the sidewall and the cap insulating film as a mask, the first conductive layer in the cell Forming a floating gate by etching based on thickness, forming a third conductive layer on the entire surface of the substrate, and then removing the third conductive layer by etching based on the thickness of the third conductive layer; And a tunneling oxide film formed on both sides of the floating gate, and a fourth conductive layer formed on the entire surface of the floating gate to form an erase gate.

이하, 첨부된 도면을 참고하여 본 발명에 의한 플래쉬 메모리 제조방법을 상세히 설명하면 다음과 같다.Hereinafter, a flash memory manufacturing method according to the present invention will be described in detail with reference to the accompanying drawings.

도 5a 내지 도 5h는 도 2의 Y 방향 및 주변부에 대한 본 발명에 의한 플래쉬 메모리 제조방법을 나타낸 공정단면도이다.5A to 5H are cross-sectional views illustrating a method of manufacturing a flash memory according to the present invention for the Y direction and the peripheral portion of FIG. 2.

먼저, 도 5a에 도시한 바와 같이 p형 반도체 기판(31)에 선택적으로 고농도 N+ 불순물 이온을 주입하여 매몰 고농도 불순물 영역(도면에는 도시하지 않음)을 일정간격으로 복수개 형성하고, 상기 고농도 불순물 영역이 형성된 반도체 기판(31)상에 제 1 CVD 산화막을 증착한후 포토에칭 공정을 실시하여 상기 고농도 불순물 영역과 교차되게 일정간격을 갖는 복수개의 격리 산화막(32)을 형성한다.First, as shown in FIG. 5A, a high concentration N + impurity ions are selectively implanted into the p-type semiconductor substrate 31 to form a plurality of buried high concentration impurity regions (not shown) at regular intervals. After depositing a first CVD oxide film on the formed semiconductor substrate 31, a photoetching process is performed to form a plurality of isolation oxide films 32 having a predetermined interval crossing the high concentration impurity region.

도 5b에 도시한 바와 같이 상기 격리 산화막(32)이 형성되지 않은 반도체 기판(31)의 전면에 게이트 산화막(33)을 형성하고, 상기 격리 산화막(32)을 포함한 반도체 기판(31)의 전면에 플로팅 게이트로 사용할 제 1 폴리 실리콘층(34)을 형성한다.As shown in FIG. 5B, a gate oxide film 33 is formed on the entire surface of the semiconductor substrate 31 on which the isolation oxide film 32 is not formed, and on the entire surface of the semiconductor substrate 31 including the isolation oxide film 32. A first polysilicon layer 34 to be used as the floating gate is formed.

이어, 상기 제 1 폴리 실리콘층(34)을 산화시키어 상기 제 1 폴리 실리콘층(34)의 표면에 산화막(35)을 형성한다.Subsequently, the first polysilicon layer 34 is oxidized to form an oxide film 35 on the surface of the first polysilicon layer 34.

도 5c에 도시한 바와 같이 상기 산화막(35)상에 콘트롤 게이트용 제 2 폴리 실리콘층(36)을 형성하고, 상기 제 2 폴리 실리콘층(36)상에 제 2 CVD 산화막을 형성하고, 상기 제 2 CVD 산화막을 사진석판술 및 식각공정으로 선택적으로 제거하여 캡 산화막(37)을 형성한다.As shown in FIG. 5C, a second polysilicon layer 36 for a control gate is formed on the oxide film 35, and a second CVD oxide film is formed on the second polysilicon layer 36. The CVD oxide film is selectively removed by photolithography and etching to form a cap oxide film 37.

도 5d에 도시한 바와 같이 상기 캡 산화막(37)을 마스크로 이용하여 상기 제 2 폴리 실리콘층(36) 및 산화막(35)을 선택적으로 제거하여 콘트롤 게이트(36a)를 형성한다.As shown in FIG. 5D, the second polysilicon layer 36 and the oxide layer 35 are selectively removed using the cap oxide layer 37 as a mask to form a control gate 36a.

도 5e에 도시한 바와 같이 상기 캡 산화막(37)을 포함한 반도체 기판(31)의 전면에 절연막을 형성한 후, 에치백 공정을 실시하여 상기 캡 산화막(37) 및 콘트롤 게이트(36a)와 산화막(35)의 양측면에 측벽(Sidewall)(38)을 형성한다.As shown in FIG. 5E, after forming an insulating film on the entire surface of the semiconductor substrate 31 including the cap oxide film 37, an etch back process is performed to form the cap oxide film 37, the control gate 36a, and the oxide film ( Sidewalls 38 are formed on both sides of the 35.

이때 주변부에도 소자 격리막(32)의 단차에 의해 측벽(38)이 형성되기 때문에 별도의 식각공정으로 이를 제거한다.In this case, since the sidewall 38 is formed in the peripheral part by the step of the device isolation layer 32, the etching step is removed by a separate etching process.

도 5f에 도시한 바와 같이 상기 측벽(38) 및 캡 산화막(37)을 마스크로 이용하여 상기 제 1 폴리 실리콘층(34)을 선택적으로 제거하여 플로팅 게이트(34a)를 형성한다.As shown in FIG. 5F, the first polysilicon layer 34 is selectively removed using the sidewall 38 and the cap oxide layer 37 as a mask to form a floating gate 34a.

여기서 상기 플로팅 게이트(34a)를 형성하기 위한 식각시 메모리 셀의 플로팅 게이트(34a) 두께를 기준으로 하여 제 1 폴리 실리콘층(34)을 식각한다.Here, when etching to form the floating gate 34a, the first polysilicon layer 34 is etched based on the thickness of the floating gate 34a of the memory cell.

이때 도면에는 도시하지 않았지만 주변부의 제 1 폴리 실리콘층(34)이 소자 격리막(32)의 단차에 의하여 잔류하게 된다.At this time, although not shown in the drawing, the first polysilicon layer 34 of the peripheral portion remains due to the step of the device isolation layer 32.

도 5g에 도시한 바와 같이 상기 캡 산화막(37) 및 측벽(38)을 포함한 반도체 기판(31)의 전면에 제 3 폴리 실리콘층(39)을 형성한다.As shown in FIG. 5G, a third polysilicon layer 39 is formed on the entire surface of the semiconductor substrate 31 including the cap oxide film 37 and the sidewalls 38.

도 5h에 도시한 바와 같이 상기 제 3 폴리 실리콘층(39)을 기준으로 하여 제 3 폴리 실리콘층(39)을 식각한다.As shown in FIG. 5H, the third polysilicon layer 39 is etched based on the third polysilicon layer 39.

이때 상기 주변부에 잔류된 제 1 폴리 실리콘층(34)도 모두 함께 식각되어진다.At this time, all of the first polysilicon layers 34 remaining in the peripheral portion are also etched together.

이어, 상기 반도체 기판(31)에 열산화 공정을 실시하여 상기 플로팅 게이트(34a)의 양측면에 터널링 산화막(40)을 형성하고, 상기 터널링 산화막(40)을 포함한 반도체 기판(31)의 전면에 소거 게이트용 제 4 폴리 실리콘층(도면에 도시하지 않음)을 형성하고, 상기 제 4 폴리 실리콘층을 사진석판술 및 식각공정으로 선택적으로 제거하여 소거 게이트(41)를 형성한다.Subsequently, a thermal oxidation process is performed on the semiconductor substrate 31 to form a tunneling oxide film 40 on both sides of the floating gate 34a and to erase the entire surface of the semiconductor substrate 31 including the tunneling oxide film 40. A fourth polysilicon layer for gate (not shown) is formed, and the fourth polysilicon layer is selectively removed by photolithography and etching to form an erase gate 41.

이상에서 설명한 바와 같이 본 발명에 의한 플래쉬 메모리 제조방법은 플로팅 게이트 측면의 기울기를 수직하게 형성함으로써 국부적인 전계 강화를 방지할 수 있기 때문에 플로팅 게이트의 전자 출입을 감소시키어 메모리의 신뢰성을 향상시킬 수 있는 효과가 있다.As described above, the flash memory manufacturing method according to the present invention can prevent the local electric field strengthening by vertically forming the inclination of the floating gate side, thereby reducing the electronic access of the floating gate, thereby improving the reliability of the memory. It works.

Claims (3)

셀영역과 주변부로 정의된 기판상에 일정한 간격을 갖는 소자 격리막을 형성하는 단계;Forming a device isolation layer having a predetermined gap on the substrate defined by the cell region and the peripheral portion; 상기 소자 격리막사이의 기판상에 게이트 절연막을 매개하여 기판의 전면에 제 1 도전층을 형성하는 단계;Forming a first conductive layer on the entire surface of the substrate via a gate insulating film on the substrate between the device isolation layers; 상기 제 1 도전층상에 층간절연막 및 제 2 도전층을 형성하는 단계;Forming an interlayer insulating film and a second conductive layer on the first conductive layer; 상기 제 2 도전층상에 상기 하부의 소자 격리막과 양측끝이 오버랩 되도록 캡 절연막을 형성하는 단계;Forming a cap insulating film on the second conductive layer so that both ends of the lower device isolation layer overlap with each other; 상기 캡 절연막을 마스크로 이용하여 상기 제 2 도전층 및 층간절연막을 선택적으로 제거하여 콘트롤 게이트를 형성하는 단계;Forming a control gate by selectively removing the second conductive layer and the interlayer insulating layer using the cap insulating layer as a mask; 상기 캡 절연막 및 콘트롤 게이트와 층간절연막의 양측면에 측벽을 형성하는 단계;Forming sidewalls on both sides of the cap insulating film, the control gate, and the interlayer insulating film; 상기 측벽 및 캡 절연막을 마스크로 이용하여 상기 제 1 도전층을 셀 내의 제 1 도전층 두께를 기준으로 식각하여 플로팅 게이트를 형성하는 단계;Forming the floating gate by etching the first conductive layer based on the thickness of the first conductive layer in the cell using the sidewalls and the cap insulating layer as a mask; 상기 기판의 전면에 제 3 도전층을 형성한 후 상기 제 3 도전층의 두께를 기준으로 식각하여 상기 제 3 도전층을 제거하는 단계;Removing the third conductive layer by forming a third conductive layer on the entire surface of the substrate and etching the substrate based on the thickness of the third conductive layer; 상기 플로팅 게이트의 양측면에 터널링 산화막을 형성하고 전면에 제 4 도전층을 형성한 후 패터닝하여 소거 게이트를 형성하는 단계를 포함하여 형성함을 특징으로 하는 플래쉬 메모리 제조방법.And forming a tunneling oxide layer on both sides of the floating gate, and forming a erase gate by patterning and forming a fourth conductive layer on the entire surface of the floating gate. 제 1 항에 있어서,The method of claim 1, 상기 터널링 산화막은 열산화 공정으로 형성함을 특징으로 하는 플래쉬 메모리 제조방법.The tunneling oxide film is a flash memory manufacturing method, characterized in that formed by the thermal oxidation process. 제 1 항에 있어서,The method of claim 1, 상기 플로팅 게이트를 형성하는 단계에서 상기 제 1 도전층을 셀 내의 두께로 식각할 때 상기 주변부에는 제 1 도전층이 잔류하고, 상기 제 3 도전층을 제거할 때 잔류된 제 1 도전층도 동시에 제거하는 것을 특징으로 하는 플래쉬 메모리 제조방법.In the forming of the floating gate, when the first conductive layer is etched to a thickness in the cell, a first conductive layer remains on the periphery, and when the third conductive layer is removed, the first conductive layer remaining is also removed. Flash memory manufacturing method characterized in that.
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