KR100908545B1 - Method of manufacturing semiconductor device - Google Patents

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Abstract

본 발명은 게이트 절연막, 제1 도전막 및 유전체막이 적층된 반도체 기판이 제공되는 단계와, 콘택 플러그 영역의 상기 유전체막을 식각하여 상기 제1 도전막을 노출시키는 제1 콘택 홀을 형성하는 단계와, 상기 제1 콘택 홀을 포함하며, 상기 제1 도전막 및 상기 유전체막 상에 제2 도전막을 형성하는 단계와, 상기 제2 도전막을 패터닝하면서 상기 제1 콘택 홀을 통해 노출된 상기 제1 도전막을 식각하는 단계와, 잔류하는 상기 유전체막과 제1 도전막을 패터닝하여 게이트를 형성하면서 상기 콘택 플러그 영역의 상기 반도체 기판에 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 상기 반도체 기판상에 절연막을 형성하는 단계와, 상기 트렌치 상부의 상기 절연막에 제2 콘택 홀을 형성하는 단계를 포함한다. The present invention provides a method of manufacturing a semiconductor device, comprising: providing a semiconductor substrate on which a gate insulating film, a first conductive film, and a dielectric film are stacked; etching the dielectric film of the contact plug region to form a first contact hole exposing the first conductive film; A method of manufacturing a semiconductor device, the method comprising: forming a first conductive film on the first conductive film; forming a second conductive film on the first conductive film and the dielectric film, the first conductive film being exposed through the first contact hole while patterning the second conductive film; Forming a trench in the semiconductor substrate of the contact plug region while forming a gate by patterning the remaining dielectric film and the first conductive film; forming an insulating film on the semiconductor substrate including the trench; And forming a second contact hole in the insulating film on the trench.

고전압 트랜지스터, 게이트, 콘택 플러그, 항복 전압 High-voltage transistor, gate, contact plug, breakdown voltage

Description

반도체 소자의 제조방법{Method of manufacturing in a semiconductor device} [0001] The present invention relates to a method of manufacturing a semiconductor device,

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 고전압 트랜지스터의 사이즈를 축소시키기 위한 반도체 소자의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device for reducing the size of a high-voltage transistor.

낸드 플래시 메모리 소자는 FN 터널링(Flower Nordheim tunneling) 방식으로 프로그램 및 소거 동작을 수행하기 때문에 기존의 노어 플래시 메모리 소자에 비해 높은 동작 전압이 요구되고 있다. 고집적화 되어가는 메모리 소자의 특성상 셀의 커플링 비(coupling ratio)가 갈수록 감소하기 때문에 높은 항복 전압(Breakdown Voltage; BV)을 가지는 고전압 트랜지스터가 필요하다. 일반적으로 항복 전압(BV)을 결정하는 가장 중요한 인자는 정션(junction)과 웰의 농도이다. 이를 그래프로 나타내면 다음과 같다. Since the NAND flash memory device performs program and erase operations using the FN tunneling method, a higher operating voltage is required than the conventional NOR flash memory device. A high voltage transistor having a high breakdown voltage (BV) is required because the coupling ratio of the cell decreases as the memory device becomes highly integrated. In general, the most important factors determining the breakdown voltage (BV) are junction and well concentration. The graphs are as follows.

도 1은 도핑 농도에 따른 고전압 트랜지스터의 항복 전압(BV)을 나타낸 그래프이다.1 is a graph showing a breakdown voltage (BV) of a high-voltage transistor according to a doping concentration.

허용 가능한 누설 전류 값을 가질 수 있는 정션과 웰의 농도가 나타낼 수 있는 본질적인 항복 전압(BV) 값은 25V 내지 35V이다. The intrinsic breakdown voltage (BV) values that concentrations of junctions and wells that may have an acceptable leakage current value can range from 25V to 35V.

도 1에서 보여주는 것과 같이 정션과 웰 간의 누설 전류가 허용 가능한 농도를 결정하기 때문에 고전압 트랜지스터의 항복 전압(BV)을 결정하는 주요 인자는 콘택 플러그와 콘택 플러그의 주변부에 배치된 인자들이다. 이에 대한 항복 전압(BV)을 그래프로 나타내면 도 2와 같다.As shown in Figure 1, the main factors determining the breakdown voltage (BV) of the high voltage transistor are the parameters placed at the periphery of the contact plug and the contact plug, since the leakage current between the junction and the well determines the allowable concentration. The breakdown voltage (BV) for this is shown graphically as in Fig.

도 2는 콘택 플러그와 콘택 플러그의 주변부에 배치된 주요 인자들에 대한 고전압 트랜지스터의 항복 전압(BV)을 나타낸 그래프이다. Figure 2 is a graph showing the breakdown voltage (BV) of the high voltage transistor versus the major factors placed at the periphery of the contact plug and the contact plug.

곡선 a는 콘택 플러그와 게이트 사이의 거리에 따른 항복 전압(BV)을 나타낸 것이고, 곡선 b는 필드 스탑 임플란트와 액티브 영역 끝단 사이의 거리에 따른 항복 전압(BV)을 나타낸 것이며, 곡선 c는 콘택 플러그와 액티브 영역 끝단 사이의 거리에 따른 항복 전압(BV)을 나타낸 것이다.Curve a represents the breakdown voltage (BV) along the distance between the contact plug and the gate, curve b represents the breakdown voltage (BV) along the distance between the field stop implant and the edge of the active region, curve c represents the contact plug And the breakdown voltage (BV) according to the distance between the ends of the active area.

도 2에서 보여주는 것과 같이, 높은 항복 전압(BV)을 유지하기 위해서는 고전압 트랜지스터에 형성되는 콘택 플러그와 게이트 사이의 거리, 콘택 플러그와 액티브 영역 사이의 거리 및 필드 스탑 임플란트와 액티브 영역 끝단 사이의 거리를 늘려주어야 한다. As shown in Figure 2, in order to maintain a high breakdown voltage (BV), the distance between the contact plug and the gate formed in the high voltage transistor, the distance between the contact plug and the active region, and the distance between the field stop implant and the active region tip It should be increased.

고전압 트랜지스터의 항복 전압(BV)은 임팩트 이온화(impact ionization)에 의해 발생하기 때문에 정션 끝단과 콘택 플러그 사이의 거리가 멀수록 임팩트 이온화의 비율이 급격하게 감소하여 항복 전압(BV)이 증가하게 된다. Since the breakdown voltage (BV) of a high-voltage transistor is generated by impact ionization, the greater the distance between the junction end and the contact plug, the more rapidly the impact ionization ratio decreases and the breakdown voltage (BV) increases.

따라서, 높은 항복 전압(BV)을 가지기 위해서는 기존보다 큰 고전압 트랜지스터가 필요하며, 이러한 사항은 낸드 플래시 메모리 소자의 주변 회로 영역의 축소에 큰 장애가 되고 있다. 즉, 셀의 1개의 블록 피치(block pitch) 내에 X-디코더의 고전압 트랜지스터가 위치할 수 없다면 셀의 2개의 블록 피치 내에 X-디코더의 고전압 트랜지스터를 배치해야 한다. 이는 X-디코더 방향으로 고전압 트랜지스터가 차지하는 영역이 2배로 늘어남을 의미한다. 이와 같은 사항이 페이지 버퍼(page buffer)에서도 발생하며, 비트 라인의 셀렉트 라인을 담당하는 고전압 트랜지스터가 16 개의 비트 라인 피치 내에 들어가지 않는다면 이 또한 페이지 버퍼 방향으로 고전압 트랜지스터가 차지하는 영역이 2배로 늘어난다. Therefore, in order to have a high breakdown voltage (BV), a large-sized high-voltage transistor is required, which is a great obstacle to the reduction of the peripheral circuit area of the NAND flash memory device. That is, if the high voltage transistor of the X-decoder can not be located within one block pitch of the cell, the high voltage transistor of the X-decoder should be placed in two block pitches of the cell. This means that the area occupied by the high-voltage transistor in the direction of the X-decoder is doubled. This also occurs in the page buffer, and if the high voltage transistor responsible for the select line of the bit line does not fit within the 16 bit line pitch, then the area occupied by the high voltage transistor in the page buffer direction also doubles.

현재 낸드 플래시 메모리 소자에서 요구되는 프로그램 전압이 20V 내지 26V이므로 고전압 트랜지스터가 갖는 항복 전압(BV)은 24V 내지 30V가 된다. 이와 같은 경우 고전압 트랜지스터 1개를 배치하기 위한 고전압 트랜지스터가 차지하는 길이는 3um 내지 4um 정도인데, 이보다 셀의 블록 또는 16개의 비트 라인 피치가 작아지게 되면 플래시 메모리 소자의 크기가 불가피하게 된다. 따라서 고전압 트랜지스터의 크기는 낸드 플래시 메모리 소자를 고집적화하는 데 직접적인 제한 요인으로 작용한다. Since the program voltage required in the present NAND flash memory device is 20V to 26V, the breakdown voltage (BV) of the high voltage transistor is 24V to 30V. In this case, the length of the high-voltage transistor for arranging one high-voltage transistor is about 3 탆 to 4 탆. If the pitch of the cell or 16 bit lines is smaller than that, the size of the flash memory device becomes inevitable. Therefore, the size of the high-voltage transistor acts as a direct limiting factor in highly integrating the NAND flash memory device.

본 발명은 콘택 플러그와 게이트 및 액티브 영역 사이의 거리를 증가시킴과 동시에 고전압 트랜지스터를 축소화시킬 수 있음으로써 항복 전압(breakdown voltage; BV) 을 향상시킬 수 있다. The present invention can improve the breakdown voltage (BV) by increasing the distance between the contact plug and the gate and the active area while reducing the high voltage transistor.

본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 게이트 절연막, 제1 도전막 및 유전체막이 적층된 반도체 기판이 제공된다. 콘택 플러그 영역의 유전체막을 식각하여 제1 도전막을 노출시키는 제1 콘택 홀을 형성한다. 제1 콘택 홀을 포함하며, 제1 도전막 및 상기 유전체막 상에 제2 도전막을 형성한다. 제2 도전막을 패터닝하면서 제1 콘택 홀을 통해 노출된 제1 도전막을 식각한다. 잔류하는 유전체막과 제1 도전막을 패터닝하여 게이트를 형성하면서 콘택 플러그 영역의 반도체 기판에 트렌치를 형성한다. 트렌치를 포함한 반도체 기판상에 절연막을 형성한다. 트렌치 상부의 절연막에 제2 콘택 홀을 형성한다. A method of manufacturing a semiconductor device according to an embodiment of the present invention is a semiconductor substrate in which a gate insulating film, a first conductive film, and a dielectric film are stacked. The dielectric film of the contact plug region is etched to form a first contact hole exposing the first conductive film. A first contact hole, and a second conductive film is formed on the first conductive film and the dielectric film. The first conductive film exposed through the first contact hole is etched while patterning the second conductive film. The remaining dielectric film and the first conductive film are patterned to form a gate, and a trench is formed in the semiconductor substrate of the contact plug region. An insulating film is formed on a semiconductor substrate including a trench. A second contact hole is formed in the insulating film on the trench.

상기에서, 게이트 절연막은 콘택 플러그 영역과 나머지 영역의 두께가 다르다. 게이트 절연막은 콘택 플러그 영역의 게이트 절연막의 두께가 나머지 영역의 두께보다 얇다. 콘택 플러그 영역의 게이트 절연막은 50Å 내지 150Å의 두께로 형성된다. 제1 콘택 홀은 게이트가 형성되는 영역 내에도 형성된다. In the above, the thickness of the contact plug region and the remaining region of the gate insulating film are different. The thickness of the gate insulating film of the contact plug region is thinner than the thickness of the remaining region of the gate insulating film. The gate insulating film of the contact plug region is formed to a thickness of 50 ANGSTROM to 150 ANGSTROM. The first contact hole is also formed in the region where the gate is formed.

트렌치의 깊이는 콘택 플러그 영역의 게이트 절연막의 두께에 반비례한다. 트렌치의 깊이는 제1 도전막의 두께와 유전체막의 두께에 비례한다. The depth of the trench is inversely proportional to the thickness of the gate insulating film of the contact plug region. The depth of the trench is proportional to the thickness of the first conductive film and the thickness of the dielectric film.

콘택 플러그 영역의 게이트 절연막을 나머지 영역의 게이트 절연막과 동일한 두께로 형성하면 유전체막을 식각하는 동안 반도체 기판이 식각되지 않는다. 트렌치를 형성한 후 이온 주입 공정을 실시하여 반도체 기판 내에 소스 및 드레인 접합 영역을 형성하는 단계를 더 포함한다. If the gate insulating film of the contact plug region is formed to have the same thickness as that of the gate insulating film of the remaining region, the semiconductor substrate is not etched while etching the dielectric film. Forming a trench and then performing an ion implantation process to form a source and drain junction region in the semiconductor substrate.

상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.The effects of the present invention are as follows.

첫째, 콘택 플러그가 형성될 영역에 형성된 유전체막 콘택 홀을 이용하여 반도체 기판 내에 트렌치를 형성하고, 트렌치 내에 콘택 플러그를 형성함으로써 콘택 플러그를 평판 구조가 아닌 3차원 구조로 형성할 수 있다. First, a trench is formed in a semiconductor substrate using a dielectric film contact hole formed in a region where a contact plug is to be formed, and a contact plug is formed in the trench, thereby forming a contact plug in a three-dimensional structure instead of a flat structure.

둘째, 콘택 플러그를 3차원 구조로 형성함으로써 콘택 플러그와 게이트 사이의 거리 및 콘택 플러그와 액티브 영역 끝단까지의 거리를 최대한(즉, 2 × B만큼) 증가시킴과 동시에 2 × B만큼 고전압 트랜지스터를 축소화시킬 수 있어 항복 전압(breakdown voltage; BV) 을 향상시킬 수 있다. Second, by forming the contact plug in a three-dimensional structure, the distance between the contact plug and the gate and the distance between the contact plug and the active area is maximized (that is, by 2 × B) and the high voltage transistor is reduced by 2 × B So that the breakdown voltage (BV) can be improved.

셋째, 추가 공정을 실시하지 않기 때문에 가격 면에서 경쟁력 있는 낸드 플래시 메모리 소자를 제조할 수 있다. Third, since no additional process is performed, a NAND flash memory device having a competitive price can be manufactured.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3f는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도이다. 3A to 3F are cross-sectional views of a device for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 3a를 참조하면, 반도체 기판(300) 내에 소자 분리막(302)을 형성하여 활성 영역과 소자 분리 영역을 정의한다.Referring to FIG. 3A, an active region and an element isolation region are defined by forming an element isolation layer 302 in a semiconductor substrate 300.

그런 다음, 반도체 기판(300) 상부에 게이트 절연막(304)을 형성한다. 이때, 게이트 절연막(304)은 산화물로 형성한다. 식각 공정으로 후속에 콘택 플러그가 형성될 영역에 형성된 게이트 절연막(304)을 일부 식각한다. 이때, 식각된 게이트 절연막(304)은 50Å 내지 150Å의 두께가 된다. 콘택 플러그가 형성될 영역에 형성된 게이트 절연막(304)을 일부 식각하는 것은 게이트를 형성하기 위한 식각 공정 시 반도체 기판(300)을 일부 식각하기 위해서이다. Then, a gate insulating film 304 is formed on the semiconductor substrate 300. At this time, the gate insulating film 304 is formed of an oxide. The gate insulating film 304 formed in the region where the contact plug is to be formed subsequently is partly etched by the etching process. At this time, the etched gate insulating film 304 has a thickness of 50 ANGSTROM to 150 ANGSTROM. Partial etching of the gate insulating film 304 formed in the region where the contact plug is to be formed is for partially etching the semiconductor substrate 300 in the etching process for forming the gate.

도 3b를 참조하면, 게이트 절연막(304) 상부에 제1 도전막(306), 유전체막(308), 캡핑 도전막(310) 및 제1 포토레지스트 패턴(312)을 형성한다. 이때, 제1 도전막(306)과 캡핑 도전막(310)은 폴리실리콘막으로 형성하고, 유전체막(308)은 ONO(Oxide-Nitrid-Oxide)막으로 형성한다. 캡핑 도전막(310)은 후속 식각 공정 시 유전체막(308)을 보호하기 위해 형성하고, 제1 포토레지스트 패턴(312)은 게이트가 형성될 영역의 일부분과 콘택 플러그가 형성될 영역이 노출되도록 형성한다. Referring to FIG. 3B, a first conductive layer 306, a dielectric layer 308, a capping conductive layer 310, and a first photoresist pattern 312 are formed on the gate insulating layer 304. At this time, the first conductive film 306 and the capping conductive film 310 are formed of a polysilicon film, and the dielectric film 308 is formed of an ONO (Oxide-Nitride-Oxide) film. The capping conductive layer 310 is formed to protect the dielectric layer 308 during a subsequent etching process. The first photoresist pattern 312 is formed to expose a portion of a region where a gate is to be formed and a region where a contact plug is to be formed. do.

도 3c를 참조하면, 제1 포토레지스트 패턴(312)을 식각 마스크로 캡핑 도전 막(310) 및 유전체막(308)을 식각하여 게이트 절연막(304)이 식각된 부분과 동일한 영역에 유전체막 콘택 홀을 형성한 후 제1 포토레지스트 패턴(312)을 제거한다. 이때, 유전체막 콘택 홀은 후속에 콘택 플러그가 형성될 영역과 게이트가 형성될 영역의 일부분에 형성된다. 유전체막 콘택 홀의 넓이는 콘택 플러그의 크기와 중첩(overlay)이 발생할 경우의 변동 상황을 고려하여 정한다. Referring to FIG. 3C, the capping conductive layer 310 and the dielectric layer 308 are etched using the first photoresist pattern 312 as an etching mask to form a dielectric film contact hole And then the first photoresist pattern 312 is removed. At this time, the dielectric film contact hole is formed in a region where the contact plug is to be formed subsequently and a portion of the region where the gate is to be formed. The width of the dielectric film contact hole is determined in consideration of the size of the contact plug and the variation situation when an overlay occurs.

그런 다음, 캡핑 도전막(310) 상부에 제2 도전막(314), 하드 마스크막(316) 및 제2 포토레지스트 패턴(318)을 형성한다. 이때, 제2 도전막(314)은 폴리실리콘막으로 형성한다. Next, a second conductive film 314, a hard mask film 316 and a second photoresist pattern 318 are formed on the capping conductive film 310. At this time, the second conductive film 314 is formed of a polysilicon film.

도 3d를 참조하면, 제2 포토레지스트 패턴(318)을 식각 마스크로 하드 마스크막(316), 제2 도전막(314) 및 캡핑 도전막(310)을 식각한다. 이때, 제2 도전막(314) 및 캡핑 도전막(310) 식각 공정 시 캡핑 도전막(310) 하부에 유전체막(308)이 형성되어 있기 때문에 유전체막(308) 상부에서 식각 공정이 멈추지만, 유전체막 콘택 홀이 형성된 영역에서는 유전체막(308)이 제거된 상태이기 때문에 제1 도전막(306)까지 식각 공정이 이루어진다. Referring to FIG. 3D, the hard mask film 316, the second conductive film 314, and the capping conductive film 310 are etched using the second photoresist pattern 318 as an etching mask. At this time, since the dielectric film 308 is formed under the capping conductive film 310 in the etching process of the second conductive film 314 and the capping conductive film 310, the etching process is stopped on the dielectric film 308, In the region where the dielectric film contact hole is formed, the etching process is performed up to the first conductive film 306 since the dielectric film 308 is removed.

도 3e를 참조하면, 제2 포토레지스트 패턴(318)을 식각 마스크로 유전체막(308)을 식각한다. 이때, 게이트를 형성하기 위한 식각 공정으로 유전체막(308)을 식각하는 동안 콘택 플러그가 형성될 영역에서는 게이트 절연막(304) 및 반도체 기판(300)의 일부가 식각되게 된다. 제2 포토레지스트 패턴(318)을 식각 마스크로 제1 도전막(306)을 식각한다. 이때, 게이트를 형성하기 위한 식각 공정으로 제1 도전막(306)을 식각하는 동안 콘택 플러그가 형성될 영역에서는 반도체 기판(300)이 일부 식각되어 트렌치(320)가 형성된다. Referring to FIG. 3E, the dielectric film 308 is etched using the second photoresist pattern 318 as an etch mask. At this time, during the etching of the dielectric film 308 by the etching process for forming the gate, the gate insulating film 304 and a part of the semiconductor substrate 300 are etched in the region where the contact plug is to be formed. The first conductive film 306 is etched using the second photoresist pattern 318 as an etching mask. At this time, in the region where the contact plug is to be formed during the etching of the first conductive layer 306 by the etching process for forming the gate, the semiconductor substrate 300 is partially etched to form the trench 320.

따라서, 유전체막(308), 콘택 플러그가 형성될 영역에 형성된 게이트 절연막(304) 및 제1 도전막(306)의 두께와 식각 레시피(recipe)에 따라 트렌치(320)의 깊이(B)는 조절할 수 있다. 제1 도전막(306)의 두께와 유전체막(308)의 두께를 두껍게 형성할 경우 트렌치(320)의 깊이(B)를 깊게 할 수 있으며, 콘택 플러그가 형성될 영역의 게이트 절연막(304)을 두껍게 형성할 경우 유전체막(308)을 식각하는 동안 콘택 플러그가 형성될 영역의 반도체 기판(300)이 식각되는 것을 막을 수 있다. 이로 인해 트렌치(320)의 깊이(B)를 줄일 수 있다. The depth B of the trench 320 can be adjusted according to the thickness and etching recipe of the dielectric film 308, the gate insulating film 304 formed in the region where the contact plug is to be formed and the first conductive film 306, . When the thickness of the first conductive layer 306 and the thickness of the dielectric layer 308 are increased, the depth B of the trench 320 can be increased and the gate insulating layer 304 of the region where the contact plug is to be formed It is possible to prevent the semiconductor substrate 300 of the region where the contact plug is to be formed from being etched during the etching of the dielectric film 308. This can reduce the depth B of the trench 320.

만약, 콘택 플러그가 형성될 영역에 형성된 게이트 절연막(304) 식각 공정과 유전체막 콘택 홀 형성 공정 시 사용하는 마스크가 미스 얼라인(mis-align)이 발생할 경우, 유전체막(308) 식각 공정 시 콘택 플러그가 형성되는 영역의 바깥쪽 유전체막(308)이 식각될 수 있다. If the mask used in the process of etching the gate insulating film 304 and the dielectric film contact hole formed in the region where the contact plug is to be formed is misaligned, The outer dielectric film 308 of the region where the plug is formed can be etched.

그러나, 이 경우 콘택 플러그가 형성되는 영역의 바깥 부분에 형성된 두꺼운 게이트 절연막(304)이 유전체막(308)과 제1 도전막(306)이 식각되는 동안 반도체 기판(300)이 식각되지 않도록 보호하고 있기 때문에 원하지 않는 영역에 반도체 기판(300)이 식각될 여지는 없다. However, in this case, the thick gate insulating film 304 formed on the outer portion of the region where the contact plug is formed protects the semiconductor substrate 300 from being etched while the dielectric film 308 and the first conductive film 306 are etched There is no room for the semiconductor substrate 300 to be etched in an undesired region.

그런 다음, 제2 포토레지스트 패턴(318)을 제거하여 게이트 절연막(304), 제1 도전막(306), 유전체막(308), 캡핑 도전막(310), 제2 도전막(314) 및 하드 마스크막(316)이 적층 된 구조의 게이트(322)를 형성한다. Then, the second photoresist pattern 318 is removed to form the gate insulating film 304, the first conductive film 306, the dielectric film 308, the capping conductive film 310, the second conductive film 314, Thereby forming the gate 322 having the structure in which the mask film 316 is laminated.

그런 다음, 이온 주입 공정을 실시하여 게이트(322) 양측 반도체 기판(300) 내에 소스 및 드레인 접합 영역(324)을 형성한다. Then, an ion implantation process is performed to form the source and drain junction regions 324 in the semiconductor substrate 300 on both sides of the gate 322.

도 3f를 참조하면, 트렌치(320)가 채워지도록 게이트(322)를 포함한 반도체 기판(300) 상부에 절연막(326)을 형성한다. 이때, 절연막(326)은 산화물로 형성한다. Referring to FIG. 3F, an insulating film 326 is formed on the semiconductor substrate 300 including the gate 322 so that the trench 320 is filled. At this time, the insulating film 326 is formed of an oxide.

그런 다음, 식각 공정으로 트렌치(320) 상에 형성된 절연막(326)을 식각하여 트렌치(320) 내에 콘택 홀을 형성한 후 콘택 홀이 채워지도록 콘택 홀을 포함한 절연막(326) 상부에 제3 도전막을 형성한다. Then, the insulating film 326 formed on the trench 320 is etched to form a contact hole in the trench 320, and then a third conductive film is formed on the insulating film 326 including the contact hole so that the contact hole is filled. .

그런 다음, 절연막(326)이 노출되도록 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 콘택 플러그(328)를 형성한다. 이로써, 게이트(322)와 콘택 플러그(328) 사이의 거리는 A + B + C가 되고, 콘택 플러그(328)와 액티브 영역 끝단까지의 거리는 B + D + E가 된다. Then, a chemical mechanical polishing (CMP) process is performed to expose the insulating film 326, thereby forming a contact plug 328. Next, As a result, the distance between the gate 322 and the contact plug 328 becomes A + B + C, and the distance from the contact plug 328 to the active region end becomes B + D + E.

따라서, 기존에 비해 2 × B만큼 고전압 트랜지스터를 축소화시킬 수 있고, 이와 동시에 게이트(322)와 콘택 플러그(328) 사이의 거리와 콘택 플러그(328)와 액티브 영역 끝단까지의 거리를 B만큼 각각 증가시킬 수 있다. 이로 인하여 항복 전압(BV)을 향상시킬 수 있다. The distance between the gate 322 and the contact plug 328 and the distance between the contact plug 328 and the end of the active region are increased by B, respectively, . This can improve the breakdown voltage (BV).

상기와 같이, 콘택 플러그가 형성될 영역에 형성된 유전체막 콘택 홀을 이용하여 반도체 기판(300) 내에 트렌치(320)를 형성하고, 트렌치(320) 내에 콘택 플러그(328)를 형성함으로써 콘택 플러그(328)를 평판 구조가 아닌 3차원 구조로 형성할 수 있다. 이로 인하여 콘택 플러그(328)와 게이트(322) 사이의 거리 및 콘택 플러그(328)와 액티브 영역 끝단까지의 거리를 최대한(즉, 2 × B만큼) 증가시킴과 동시에 2 × B만큼 고전압 트랜지스터를 축소화시킬 수 있어 항복 전압을 향상시킬 수 있다. 또한, 추가 공정을 실시하지 않기 때문에 가격 면에서 경쟁력 있는 낸드 플래시 메모리 소자를 제조할 수 있다. As described above, the trench 320 is formed in the semiconductor substrate 300 using the dielectric film contact hole formed in the region where the contact plug is to be formed, and the contact plug 328 is formed in the trench 320, ) Can be formed in a three-dimensional structure instead of a flat plate structure. This increases the distance between the contact plug 328 and the gate 322 and the distance between the contact plug 328 and the active area end as much as possible (ie, by 2 × B) and at the same time reduces the size of the high voltage transistor by 2 × B So that the breakdown voltage can be improved. Further, since no additional process is performed, a competitive NAND flash memory device can be manufactured in terms of cost.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다. It is to be understood that the technical spirit of the present invention has been specifically described in accordance with the preferred embodiments thereof, but it is to be understood that the above-described embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 도핑 농도에 따른 고전압 트랜지스터의 항복 전압(BV)을 나타낸 그래프이다. 1 is a graph showing a breakdown voltage (BV) of a high-voltage transistor according to a doping concentration.

도 2는 콘택 플러그와 콘택 플러그의 주변부에 배치된 주요 인자들에 대한 고전압 트랜지스터의 항복 전압(BV)을 나타낸 그래프이다. Figure 2 is a graph showing the breakdown voltage (BV) of the high voltage transistor versus the major factors placed at the periphery of the contact plug and the contact plug.

도 3a 내지 도 3f는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도이다. 3A to 3F are cross-sectional views of a device for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명>Description of the Related Art

300 : 반도체 기판 302 : 소자 분리막300: semiconductor substrate 302: element isolation film

304 : 게이트 절연막 306 : 제1 도전막304: gate insulating film 306: first conductive film

308 : 유전체막 310 : 캡핑 도전막308: Dielectric film 310: Capping conductive film

312 : 제1 포토레지스트 패턴 314 : 제2 도전막312: first photoresist pattern 314: second conductive film

316 : 하드 마스크막 318 : 제2 포토레지스트 패턴316: hard mask film 318: second photoresist pattern

320 : 트렌치 322 : 게이트320: Trench 322: Gate

324 : 소스 및 드레인 접합 영역 326 : 절연막324: source and drain junction regions 326: insulating film

328 : 콘택 플러그328: contact plug

A + B + C : 게이트와 콘택 플러그 사이의 거리A + B + C: Distance between gate and contact plug

B + D + E : 콘택 플러그와 액티브 영역 끝단까지의 거리B + D + E: Distance between the contact plug and the end of the active area

Claims (10)

게이트 절연막, 제1 도전막 및 유전체막이 적층된 반도체 기판이 제공되는 단계;A semiconductor substrate on which a gate insulating film, a first conductive film, and a dielectric film are stacked; 콘택 플러그 영역의 상기 유전체막을 식각하여 상기 제1 도전막을 노출시키는 제1 콘택 홀을 형성하는 단계;Etching the dielectric film of the contact plug region to form a first contact hole exposing the first conductive film; 상기 제1 콘택 홀을 포함하며, 상기 제1 도전막 및 상기 유전체막 상에 제2 도전막을 형성하는 단계;Forming a second conductive film on the first conductive film and the dielectric film, including the first contact hole; 상기 제2 도전막을 패터닝하면서 상기 제1 콘택 홀을 통해 노출된 상기 제1 도전막을 식각하는 단계;Etching the first conductive film exposed through the first contact hole while patterning the second conductive film; 잔류하는 상기 유전체막과 제1 도전막을 패터닝하여 게이트를 형성하면서 상기 콘택 플러그 영역의 상기 반도체 기판에 트렌치를 형성하는 단계; Forming a trench in the semiconductor substrate of the contact plug region while patterning the remaining dielectric film and the first conductive film to form a gate; 상기 트렌치를 포함한 상기 반도체 기판상에 절연막을 형성하는 단계; 및Forming an insulating film on the semiconductor substrate including the trench; And 상기 트렌치 상부의 상기 절연막에 제2 콘택 홀을 형성하는 단계를 포함하는 반도체 소자의 제조방법. And forming a second contact hole in the insulating film over the trench. 제1항에 있어서,The method according to claim 1, 상기 게이트 절연막은 상기 콘택 플러그 영역과 나머지 영역의 두께가 다른 반도체 소자의 제조방법. Wherein the gate insulating film has a thickness different from that of the contact plug region and the remaining region. 제1항에 있어서,The method according to claim 1, 상기 게이트 절연막은 상기 콘택 플러그 영역의 상기 게이트 절연막의 두께가 나머지 영역의 두께보다 얇은 반도체 소자의 제조방법. Wherein a thickness of the gate insulating film of the contact plug region is thinner than a thickness of the remaining region of the gate insulating film. 제3항에 있어서,The method of claim 3, 상기 콘택 플러그 영역의 상기 게이트 절연막은 50Å 내지 150Å의 두께로 형성되는 반도체 소자의 제조방법. Wherein the gate insulating film of the contact plug region is formed to a thickness of 50 ANGSTROM to 150 ANGSTROM. 제1항에 있어서,The method according to claim 1, 상기 제1 콘택 홀은 상기 게이트가 형성되는 영역 내에도 형성되는 반도체 소자의 제조방법. Wherein the first contact hole is also formed in a region where the gate is formed. 삭제delete 제1항에 있어서,The method according to claim 1, 상기 트렌치의 깊이는 상기 콘택 플러그 영역의 상기 게이트 절연막의 두께에 반비례하는 반도체 소자의 제조방법. Wherein a depth of the trench is inversely proportional to a thickness of the gate insulating film of the contact plug region. 제1항에 있어서,The method according to claim 1, 상기 트렌치의 깊이는 상기 제1 도전막의 두께와 상기 유전체막의 두께에 비례하는 반도체 소자의 제조방법. Wherein a depth of the trench is proportional to a thickness of the first conductive film and a thickness of the dielectric film. 제3항에 있어서,The method of claim 3, 상기 콘택 플러그 영역의 상기 게이트 절연막을 나머지 영역의 상기 게이트 절연막과 동일한 두께로 형성하면 상기 유전체막을 식각하는 동안 상기 반도체 기판이 식각되지 않는 반도체 소자의 제조방법. The semiconductor substrate is not etched during the etching of the dielectric film if the gate insulating film in the contact plug region is formed to have the same thickness as the gate insulating film in the remaining region. 제1항에 있어서,The method according to claim 1, 상기 트렌치를 형성한 후 After forming the trench 이온 주입 공정을 실시하여 상기 반도체 기판 내에 소스 및 드레인 접합 영 역을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법. Further comprising performing an ion implantation process to form source and drain junction regions in the semiconductor substrate.
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