KR100244791B1 - Method for manufacturing contact hole of semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000000034 method Methods 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 32
- 150000004767 nitrides Chemical class 0.000 claims abstract description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 25
- 238000005530 etching Methods 0.000 claims abstract description 23
- 229920005591 polysilicon Polymers 0.000 claims abstract description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 10
- 239000011521 glass Substances 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims description 17
- 238000001312 dry etching Methods 0.000 claims description 4
- 230000000873 masking effect Effects 0.000 claims 1
- 239000002184 metal Substances 0.000 abstract description 5
- 229910052751 metal Inorganic materials 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 239000007789 gas Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 210000004185 liver Anatomy 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
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- Engineering & Computer Science (AREA)
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- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
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Abstract
본 발명은 반도체 소자의 콘택홀 제조방법에 관한 것으로, 먼저 산화막의 콘택홀을 개선하기 위한 방법으로 산화막과 DUV감광막 사이에 개재되는 중간층으로 다결정실리콘막이나 실리콘질화막을 형성하고 식각하여 콘택홀을 형성하거나, Al 또는 W막을 사용하여 금속배선을 형성하는 경우 다결정 실리콘막이나 실리콘질화막 상부에 DUV감광막을 완전히 제거하여 추가식각 또는 산화막을 일부분 제거하고 DUV감광막을 제거한 다음 추가식각하여 와인글라스 형태의 콘택홀을 형성함으로써 콘택저항 및 소자특성을 향상시키며, 또한 산화막/질화막의 이중막 콘택홀 형성시 다결정실리콘이 노출되어 식각되는 것을 방지하기 위해 산화막 상부에 다결정실리콘막 또는 질화막이 증착된 경우에는 먼저 다결정실리콘막이나 질화막을 식각하고 산화막을 식각한 다음 DUV감광막을 완전히 제거한 후 질화막을 식각하여 콘택홀을 형성함으로써 후속 공정의 금속배선 형성시 스텝커버리지가 우수하여 콘택저항 및 배선성질을 개선하여 소자특성을 향상시킬 수 있는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a contact hole in a semiconductor device. First, in order to improve contact holes of an oxide film, a polysilicon film or a silicon nitride film is formed and etched as an intermediate layer interposed between an oxide film and a DUV photosensitive film to form a contact hole. Alternatively, in the case of forming the metal wiring using the Al or W film, the DUV photoresist film is completely removed on the polycrystalline silicon film or the silicon nitride film, and the additional etching or the oxide film is partially removed, the DUV photoresist film is removed, and then additionally etched to form a wine glass contact hole. In order to improve contact resistance and device characteristics, and to prevent polycrystalline silicon from being exposed and etched when forming a double layer contact hole of an oxide film / nitride film, first, a polysilicon film or a nitride film is deposited on the oxide film. Etching the film or nitride film and etching the oxide film Well then, by completely removing the DUV photoresist layer by etching the nitride film to form a contact hole it will be about that can improve device characteristics by improving the contact resistance and the wiring properties to the metal wiring step coverage during the formation of the subsequent process excellent technology.
Description
본 발명은 반도체 소자의 콘택홀 제조방법에 관한 것으로, 특히 산화막의 콘택홀 형상을 개선하거나 산화막/질화막으로 이루어진 이중층을 식각하여 콘택홀을 형성시 산화막과 DUV감광막 사이에 개재되는 중간층으로 다결정실리콘막이나 실리콘질화막을 사용하여 콘택홀을 형성함으로써 소자특성을 향상시키는 기술에 관한 것이다.BACKGROUND OF THE
일반적으로, 반도체 소자에서 상하의 도전배선을 연결하는 콘택홀은 자체의 크기와 주변 배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)는 증가한다.In general, the contact hole connecting the upper and lower conductive wirings in the semiconductor device is reduced in size and the distance between the peripheral wiring and the aspect ratio, which is the ratio of the diameter and the depth of the contact hole, is increased.
따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.Therefore, in a highly integrated semiconductor device having multiple conductive wirings, accurate and tight alignment between masks in a manufacturing process is required to form a contact, thereby reducing process margin.
상기 콘택홀은 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignm ent tolerance), 노광 공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성한다.The contact hole may have misalignment tolerance during mask alignment, lens distortion during exposure process, critical dimension variation during mask fabrication and photolithography process, and mask to maintain spacing. The mask is formed by considering factors such as liver registration.
또한, 콘택홀 형성시 리소그래피(Lithography) 공정의 한계를 극복하기 위하여 자기 정렬 콘택홀(self-align contact; 이하 SAC라 칭함) 형성 기술이 개발되었다.In addition, in order to overcome the limitations of the lithography process in forming the contact holes, a technology of forming a self-aligned contact hole (hereinafter referred to as SAC) has been developed.
도 1a 및 도 1b는 i-line 감광막과 DUV 감광막을 사용하여 콘택홀을 형성시 콘택홀의 평면도이다.1A and 1B are plan views of a contact hole when forming a contact hole using an i-line photosensitive film and a DUV photosensitive film.
반도체 소자에서 산화막의 콘택 크기를 0.4㎛ 이하로 형성하고자 할 경우에는 콘택홀을 용이하게 형성하기 위해 i-line 감광막을 사용하지 않고 DUV 감광막(Deep UV Photoresist)를 사용하여 콘택 마스크를 형성한다.In the case of forming a contact size of an oxide film of 0.4 μm or less in a semiconductor device, a contact mask is formed by using a deep UV photoresist (DUV photoresist) without using an i-line photoresist to easily form contact holes.
그런데, 산화막을 콘택 식각 후 형성되는 콘택홀 모양이 DUV 감광막을 사용하는 경우(도 1b)에는 DUV감광막으로 인한 스트라이에이션(straiation, 줄무늬)현상에 의해 i-line 감광막을 사용하는 경우(도 1a) 보다 상당히 쭈글쭈글해진다.However, in the case where the contact hole formed after contact etching of the oxide film uses a DUV photosensitive film (FIG. 1B), when the i-line photosensitive film is used due to striation due to the DUV photosensitive film (FIG. 1A). Much more crumpled.
또한, 도 2a 및 도 2b는 종래 기술에 따른 반도체 소자의 콘택홀 공정단면이다.2A and 2B are cross-sectional views of a contact hole process of a semiconductor device according to the related art.
먼저, 반도체 기판(1) 상부에 산화막(2)을 형성한 다음, 콘택으로 예정되는 부분에 감광막패턴(3)을 형성한 후, 상기 감광막패턴(3)을 마스크로 하여 콘택홀(4)을 형성한다.(도 2a 참조)First, the
다음, 반도체 기판(11) 상부에 제 1산화막(12)과 다결정실리콘막(13) 및 질화막(14)을 순차적으로 형성한 다음, 제 2산화막(15)을 형성하고 콘택으로 예정되는 부분에 감광막패턴(16)을 형성한 후, 상기 감광막패턴(16)을 마스크로 식각하여 콘택홀(17)을 형성한다.(도 2b 참조)Next, the first oxide film 12, the polycrystalline silicon film 13, and the nitride film 14 are sequentially formed on the
그런데, 상기와 같이 콘택홀을 형성시 도 2a와 같이 산화막층만 형성된 경우와, 도 2b와 같이 산화막/질화막층이 형성된 경우 산화막을 식각한 다음, 또는 산화막을 식각하고 CH3F/CO 가스를 이용하여 질화막을 식각하는 단계에서 실리콘막이 노출되면 실리콘막의 300Å 두께 이상이 식각되어 접합누설(Junction Leakage)전류가 증가하여 소자 동작의 특성이 저하되어 반도체 소자의 신뢰성이 떨어지는 문제점이 있다.However, when forming the contact hole as described above, when only the oxide layer is formed as shown in FIG. 2A and when the oxide / nitride layer is formed as shown in FIG. 2B, the oxide is etched, or the oxide is etched and the CH 3 F / CO gas is removed. When the silicon film is exposed in the step of etching the nitride film by using the silicon film, the thickness of the silicon film is etched more than 300 되어 and the junction leakage current increases, thereby deteriorating the characteristics of the device operation and deteriorating reliability of the semiconductor device.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 산화막의 콘택홀을 개선하기 위한 방법으로 산화막과 DUV감광막 사이에 개재되는 중간층으로 다결정 실리콘막이나 실리콘질화막을 형성하고 식각하여 콘택홀을 형성하거나, 후속공정에서 금속배선을 형성하는 경우 다결정 실리콘막이나 실리콘질화막 상부에 형성되는 DUV감광막을 완전히 제거하여 추가식각 또는 산화막을 일부분 제거하고 DUV감광막을 제거한 다음 추가식각하여 와인글라스 형태의 콘택홀을 형성함으로써 콘택저항 및 소자특성을 향상시키는 반도체 소자의 콘택홀 제조방법을 제공하는 데 목적이 있다.Accordingly, the present invention is to solve the above problems to form a contact hole by forming and etching a polycrystalline silicon film or silicon nitride film as an intermediate layer interposed between the oxide film and the DUV photosensitive film as a method for improving the contact hole of the oxide film, In the subsequent process of forming the metal wiring, the DUV photoresist formed on the polycrystalline silicon film or the silicon nitride film is completely removed to remove additional etching or oxide layer, the DUV photoresist is removed, and then additionally etched to form a wine glass contact hole. It is an object of the present invention to provide a method for manufacturing a contact hole in a semiconductor device which improves contact resistance and device characteristics.
또한, 본 발명은 산화막/질화막의 이중막 콘택홀 형성시 산화막 상부에 다결정실리콘막 또는 질화막이 증착된 경우에는 먼저 다결정실리콘막이나 질화막을 식각하고 산화막을 식각한 다음 DUV감광막을 완전히 제거한 후 질화막을 식각하여 콘택홀을 형성함으로써 콘택홀 식각시 노출되어 실리콘막이 식각되는 것을 방지하여 후속 공정의 금속배선 형성시 스텝커버리지가 우수하여 콘택저항 및 배선성질을 개선하여 소자특성을 향상시키는 반도체 소자의 콘택홀 제조방법을 제공하는데 그 목적이 있다.In addition, when the polysilicon film or nitride film is deposited on the oxide film when the double layer contact hole of the oxide film / nitride film is formed, the polycrystalline silicon film or nitride film is first etched, the oxide film is etched, and then the DUV photoresist film is completely removed, and then the nitride film is removed. By forming a contact hole by etching, it prevents the silicon film from being exposed by etching the contact hole, and has excellent step coverage when forming metal wirings in the subsequent process, thereby improving contact resistance and wiring properties, thereby improving device characteristics. The purpose is to provide a manufacturing method.
제1a도 및 제1b도는 i-line 감광막과 DUV 감광막을 사용하여 콘택홀을 형성시 콘택홀의 평면도.1A and 1B are plan views of contact holes when forming contact holes using an i-line photosensitive film and a DUV photosensitive film.
제2a도 내지 제2b도는 종래 기술에 따른 반도체 소자의 콘택홀 공정단면도.2a to 2b are sectional views of a contact hole process of a semiconductor device according to the prior art.
제3도는 본 발명의 일실시예에 따른 반도체 소자의 콘택홀 공정단면도.3 is a cross-sectional view of a contact hole process in a semiconductor device according to an embodiment of the present invention.
제4도는 본 발명의 다른 실시예에 따른 반도체 소자의 콘택홀 공정단면도.Figure 4 is a cross-sectional view of the contact hole process of the semiconductor device according to another embodiment of the present invention.
제5도는 본 발명의 또다른 실시예에 따른 반도체 소자의 콘택홀 공정단면도.5 is a cross-sectional view of a contact hole process in a semiconductor device according to still another embodiment of the present invention.
〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
31, 41, 51 : 반도체 기판 33, 43, 53 : 산화막31, 41, 51:
35, 45 : 중간층 37 : DUV감광막패턴35, 45: intermediate layer 37: DUV photoresist pattern
39, 47, 61 : 콘택홀 55 : 다결정실리콘막39, 47, 61: contact hole 55: polysilicon film
57 : 질화막 59 : 제 2산화막57
상기 목적을 달성하기 위해 본 발명의 일실시예에 따른 반도체 소자의 콘택홀 제조방법은 반도체 기판 상부에 산화막을 형성하는 공정과, 상기 산화막 상부에 중간층을 형성하는 공정과, 상기 중간층 상부에 콘택용 DUV감광막패턴을 형성하는 공정과, 상기 DUV감광막패턴을 마스크로 상기 반도체 기판이 노출될때 까지 식각하여 콘택홀을 형성하는 공정을 특징으로 한다.In order to achieve the above object, a method of manufacturing a contact hole in a semiconductor device according to an embodiment of the present invention includes forming an oxide layer on an upper portion of a semiconductor substrate, forming an intermediate layer on the oxide layer, and forming a contact on the intermediate layer. And forming a contact hole by etching the DUV photoresist pattern and etching the semiconductor substrate using the DUV photoresist pattern as a mask.
또한, 본 발명의 다른 실시예에 따른 반도체 소자의 콘택홀 제조방법은 반도체 기판 상부에 산화막을 형성하는 공정과, 상기 산화막 상부에 중간층을 형성하는 공정과, 상기 중간층 상부에 콘택용 DUV감광막패턴을 형성하는 공정과, 상기 DUV감광막패턴을 마스크로 상기 중간층을 식각하여 오목한 형상의 요홈을 형성하는 공정과, 상기 DUV감광막을 제거한 다음, 다시 상기 요홈의 저부를 식각하고 제거하여 와인글라스 형상의 콘택홀을 형성하는 공정을 특징으로 한다.In addition, a method of manufacturing a contact hole in a semiconductor device according to another embodiment of the present invention comprises the steps of forming an oxide film on the semiconductor substrate, a step of forming an intermediate layer on the oxide layer, and a contact DUV photoresist pattern on the intermediate layer Forming a concave groove by etching the intermediate layer using the DUV photoresist pattern as a mask, removing the DUV photoresist, and then etching and removing the bottom of the groove to form a wine glass contact hole. It characterized by the step of forming a.
한 편, 본 발명의 또 다른 실시예에 따른 반도체 소자의 콘택홀 제조방법은 반도체 기판 상부에 제 1산화막을 형성하는 공정과, 상기 산화막 상부에 다결정실리콘막을 형성하는 공정과, 상기 다결정실리콘막 상부에 질화막을 형성하는 공정과, 상기 질화막 상부에 제 2산화막을 형성하는 공정과, 상기 제 2산화막 상부에 콘택용 DUV감광막패턴을 형성하는 공정과, 상기 DUV감광막패턴을 마스크로 상기 제 2산화막패턴을 형성하는 공정과, 상기 DUV감광막을 제거한 다음, 상기 제 2산화막패턴을 마스크로 CH3F/CO/Ar 가스를 사용 건식식각으로 상기 질화막을 식각하여 콘택홀을 형성하는 공정을 특징으로 한다.On the other hand, the method for manufacturing a contact hole of a semiconductor device according to another embodiment of the present invention comprises the steps of forming a first oxide film on the semiconductor substrate, a process of forming a polysilicon film on the oxide film, and the top of the polysilicon film Forming a nitride film on the nitride film, forming a second oxide film on the nitride film, forming a contact DUV photosensitive film pattern on the second oxide film, and using the DUV photosensitive film pattern as a mask. Forming a contact hole by removing the DUV photosensitive film and etching the nitride film by dry etching using CH 3 F / CO / Ar gas using the second oxide film pattern as a mask.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 콘택홀 제조방법에 대하여 상세히 설명을 하기로 한다.Hereinafter, a method for manufacturing a contact hole of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 3는 본 발명의 일실시예에 따른 반도체 소자의 공정단면도이다.3 is a process cross-sectional view of a semiconductor device in accordance with an embodiment of the present invention.
먼저, 반도체 기판(31) 상부에 소정의 하부 구조물들(도시 않됨), 예컨대 소자분리 산화막과, 모스 전계효과 트랜지스터, 비트선, 캐패시터등을 형성하고, 상기 구조의 전표면에 산화막(33)을 형성한 다음, 중간층(35)으로 다결정실리콘막 또는 실리콘질화막(Si3N4)을 형성한다.First, predetermined lower structures (not shown), for example, a device isolation oxide film, a MOS field effect transistor, a bit line, a capacitor, and the like are formed on the
이 때, 상기 중간층(35)은 100 ~ 1000Å 두께로 형성한다.At this time, the
다음, 상기 반도체 기판(31) 상부에 콘택으로 예정되는 부분에 DUV(원자외선)감광막패턴(37)을 형성한다.Next, a DUV (ultraviolet ray)
그 다음, 상기 DUV감광막패턴(37)을 마스크로 C2F6가스를 사용하여 반도체기판(31)이 노출될때 까지 식각하여 콘택홀(39)을 형성한다.Next, the
이 때, 상기 콘택홀(39)은 DUV감광막(37)에 의해 스트라이에이션(straiation)현상이 상기 중간층(35)에서 감소하여 도 1a에 도시된 바와같이 콘택홀(39)의 형상이 원(circle)모향 형태로 개선된다.At this time, the
도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 콘택홀 공정단면도이다.4 is a cross-sectional view illustrating a process of a contact hole in a semiconductor device according to another exemplary embodiment of the present invention.
반도체 기판(41)에 형성된 하부구조물(도시 않음) 상부에 산화막(43)을 형성한 다음, 중간층(45)으로 다결정실리콘막이나 실리콘질화막(Si3N4)을 형성한다.After the
이 때, 상기 중간층(45)은 100 ~ 1000Å 두께로 형성한다.At this time, the
다음, 상기 반도체 기판(41) 상부에 콘택으로 예정되는 부분에 DUV감광막패턴(도시 않됨)을 형성한다.Next, a DUV photoresist pattern (not shown) is formed on a portion of the
그 다음, 상기 DUV감광막패턴을 마스크로 상기 중간층(45)을 식각하되 오목한 형상의 요홈(도시 않됨)을 형성한다.Next, the
다음, 상기 DUV감광막을 제거한 다음, 다시 상기 요홈의 저부를 건식식각공정으로 제거하여 와인글라스 형상의 콘택홀(47)을 형성한다.Next, the DUV photoresist film is removed, and then the bottom of the recess is removed by a dry etching process to form a wine
이 때, 상기 요홈의 저부를 C2F6/CO/Ar 가스 또는 CH3F/CO 가스를 사용하여 식각하는 데, 상기 C2F6/CO/Ar 가스 유량은 각각ㄹ 30 ~ 60 sccm, 0 ~ 30 sccm, 0 ~ 20sccm 으로 실시한다.At this time, the bottom of the groove is etched using C 2 F 6 / CO / Ar gas or CH 3 F / CO gas, the C 2 F 6 / CO / Ar gas flow rate is 30 ~ 60 sccm, respectively 0 to 30 sccm, 0 to 20 sccm.
여기서, 후속 공정의 금속배선 증착시 상기 콘택홀(49)이 잘 메워지게 하기 위해서는 상기 DUV감광막(47)을 완전히 제거하거나 혹은 산소플라즈마로 DUV감광막(47)을 일부분 식각하여 콘택크기를 크게한 다음, 추가 식각공정을 거치게 되면 원활하게 콘택홀(49)이 메워지게 되어 소자동작의 특성을 향상시키게 된다.In this case, in order to fill the contact hole 49 well during the deposition of the metallization in a subsequent process, the
도 5는 본 발명의 또 다른 실시예에 따른 반도체 소자의 콘택홀 공정 단면도이다.5 is a cross-sectional view illustrating a contact hole process of a semiconductor device according to still another embodiment of the inventive concept.
반도체기판(51)의 하부구조물(도시 않됨) 상부에 제 1산화막(53)과 다결정실리콘막(55)을 순차적으로 형성한다.The first oxide film 53 and the polysilicon film 55 are sequentially formed on the lower structure (not shown) of the semiconductor substrate 51.
다음, 상기 다결정실리콘막(55) 상부에 질화막(57)을 일정 두께로 형성한다.Next, a nitride film 57 is formed on the polysilicon film 55 to have a predetermined thickness.
그 다음, 상기 질화막(57) 상부에 제 2산화막(59)을 일정 두께 형성한다.Next, a
다음, 상기 제 2산화막(59) 상부에 콘택으로 예정되는 부분에 DUV감광막패턴(61)을 형성한다.Next, a
그 다음, 상기 DUV감광막패턴(도시 않됨)을 마스크로 식각하여 상기 제 2산화막(59)패턴을 형성한다.Thereafter, the DUV photoresist pattern (not shown) is etched with a mask to form the
다음, 상기 DUV감광막패턴을 제거한 다음, 상기 제 2산화막(59)패턴을 마스크로 상기 질화막(57)을 식각하여 콘택홀(61)을 형성한다.Next, after the DUV photoresist pattern is removed, the nitride layer 57 is etched using the
이 때, 상기 질화막(57)을 CH3F/CO gas로 식각할 경우 상기 질화막(57)이 없는 콘택에서는 다결정실리콘막(55)이 300Å 정도 식각되는데, 이를 해결하기 위하여 상기 제 2산화막(59)을 식각한 다음, DUV감광막을 완전히 제거한 다음에 CH3F/CO gas로 건식식각하여 상기 질화막(57)을 식각하게 되면 다결정 실리콘(55)이 거의 식각되지 않아 도 1a에 도시된 바와같은 콘택홀을 형성하게 됨으로써 후속공정인 금속배선 증착시 스텝커버리지가 우수하여 컨택 저항 및 소자특성이 개선된다.At this time, when the nitride film 57 is etched with CH 3 F / CO gas, the polysilicon film 55 is etched at about 300 kPa in the contact without the nitride film 57. In order to solve this problem, the second oxide film 59 ), And then completely removing the DUV photoresist and then dry etching with CH 3 F / CO gas to etch the nitride film 57 so that the polycrystalline silicon 55 is hardly etched. Since the hole is formed, the step coverage is excellent during the deposition of the metallization, which is a subsequent process, thereby improving contact resistance and device characteristics.
상기한 바와같이 본 발명에 따르면, 산화막 상부에 중간층으로 다결정실리콘막이나 실리콘질화막을 사용하여 콘택홀을 원형태로 개선하거나 와인글라스 형태의 콘택홀을 형성하여 후속 공정의 금속배선 증착시 원활하게 콘택홀을 메움으로써 콘택저항 및 소자동작의 특성을 개선하는 효과가 있으며, 또한 산화막/질화막으로 이루어진 이중층을 식각하여 콘택홀을 형성하게 되면 질화막 하부의 다결정실리콘막이 식각되는 것을 방지하여 접합누설 전류를 감소시켜 소자 동작의 특성을 개선하는 효과가 있다.As described above, according to the present invention, the contact hole is improved in a circular shape using a polysilicon film or a silicon nitride film as an intermediate layer on the oxide layer or a contact glass in the form of wine glass is formed to smoothly contact the metal wire in the subsequent process. By filling the hole, it has the effect of improving the contact resistance and device operation characteristics. Also, if the contact hole is formed by etching the double layer made of oxide film / nitride film, the polysilicon film under the nitride film is prevented from being etched to reduce the junction leakage current. This is effective in improving the characteristics of device operation.
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970017013A KR100244791B1 (en) | 1997-05-02 | 1997-05-02 | Method for manufacturing contact hole of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970017013A KR100244791B1 (en) | 1997-05-02 | 1997-05-02 | Method for manufacturing contact hole of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980082223A KR19980082223A (en) | 1998-12-05 |
| KR100244791B1 true KR100244791B1 (en) | 2000-03-02 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970017013A KR100244791B1 (en) | 1997-05-02 | 1997-05-02 | Method for manufacturing contact hole of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100244791B1 (en) |
-
1997
- 1997-05-02 KR KR1019970017013A patent/KR100244791B1/en not_active IP Right Cessation
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|---|---|
| KR19980082223A (en) | 1998-12-05 |
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