KR100244270B1 - 반도체 패키지의 제조방법 - Google Patents

Abstract

본 발명은 공정 순서를 간소화하여 비용 절감을 할 수 있는 반도체 패키지의 제조방법에 관한 것으로서, 일측에 접착제가 붙어 있는 1차 테이프에 일정한 간격을 갖는 제 1 천공을 형성하는 단계와, 상기 1차 테이프의 타측에 양쪽면에 접착체가 붙어 있는 2차 테이프를 붙이는 단계와, 상기 2차 테이프 일측에 보호 테이프를 붙이는 단계와, 상기 보호 테이프와 2차 테이프에 상기 제 1 천공보다 좁은 폭을 가는 제 2 천공을 형성하는 단계와, 상기 접착제가 붙어 있는 1차 테이프위에 전기적 역할을 하는 리드를 접착하는 단계와, 상기 리드를 포밍하여 상기 2차 테이프에 접착하는 단계와, 상기 보호 테이프를 제거하고 상기 2차 테이프에 반도체 칩을 접착하는 단계와, 상기 반도체 칩과 리드를 전기적으로 연결하는 와이어를 본딩하는 단계와 그리고 상기 와이어를 포함한 상기 리드의 일부에 수지로 봉합하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 패키지의 제조방법{method for fabricating semiconductor chip package}

본 발명은 반도체 패키지의 제조방법에 관한 것으로 특히, 반도체 패키지 형태를 칩(다이) 크기로 만들어 반도체 조립 공정을 간소화 시키는데 적당한 반도체 패키지(Package)의 제조방법에 관한 것이다.

일반적으로 반도체 패키지는 실장 방식에 따라 홀 삽입 실장형 패키지와 표면 실장형 패키지로 대별된다.

먼저, 홀 삽입 실장형 패키지는 배선 기판에 형성된 삽입용 홀에 패키지의 아웃 리드(Out Lead)를 삽입함 후 납땜하는 방식으로서 DIP(Dual Inline Package), SIP(Single Inline Package), PGA(Pin Grid Array)등이 대표적인 패키지이다.

한편, 표면 실장형 패키지는 패키지를 배선 기판 표면에 실장시키는 패키지로서, SOP(Small Outline Package), SOJ(Small Outline Package), QFP(Quad Flat Package)등이 대표적인 패키지이다.

종래의 반도체 패키지의 제조방법은 도면에는 도시하지 않았지만 웨이퍼에 집적회로를 형성하는 FAB공정(Fabrication Process)을 완료한 후에는 웨이퍼상에 만들어진 각 칩을 서로 분리시키는 다이싱(Dicing), 분리된 각 칩을 리드프레임(Lead Frame)의 패들(Paddle)에 안착시키는 칩 본딩(Chip Bonding), 칩 위의 본딩 패드(Bonding Pad)와 리드 프레임의 인너 리드(Inner Lead)를 전기적으로 접속시키는 와이어 본딩(Wire Bonding)을 순차적으로 수행한 후 회로를 보호하기 위해 몰딩(Molding)을 수행하게 된다.

또한, 몰딩을 수행한 후에는 리드프레임의 써포트 바(Support Bar) 및 댐 바(Dam Bar)를 자르는 트리밍(Trimming) 및, 아웃 리드(Out Lead)를 소정의 형상으로 성하는 포밍(Forming)을 차례로 수행하게 되며, 트리밍 및 포밍 완료 후에는 최종적으로 솔더링(Soldering)을 실시함으로써 반도체소자 패키지 공정을 완료하게 된다.

그러나 이와 같은 종래의 반도체 패키지에 있어서 패키지 공정시 리드 프레임의 댐바 및 지지바를 자르는 트리밍 공정 및 아웃 리드를 소정의 형태로 구부리는 포밍 공정등 많은 수의 공정을 거치게 되므로 생산성을 떨어뜨리게 되는 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 제조 공정의 축소로 인한 비용을 절감하여 생산상을 향상시킬 수 있는 반도체 패키지의 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1h는 본 발명에 의한 반도체 패키지의 제조방법을 나타낸 공정단면도

도면의 주요 부분에 대한 부호의 설명

21 : 1차 테이프 22 : 제 1 천공

23 : 2차 테이프 24 : 보호 테이프

25 : 제 2 천공 26 : 리드

27 : 반도체 칩 28 : 와이어

29 : 수지

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 패키지의 제조방법은 일측에 접착제가 붙어 있는 1차 테이프에 일정한 간격을 갖는 제 1 천공을 형성하는 단계와, 상기 1차 테이프의 타측에 양쪽면에 접착체가 붙어 있는 2차 테이프를 붙이는 단계와, 상기 2차 테이프 일측에 보호 테이프를 붙이는 단계와, 상기 보호 테이프와 2차 테이프에 상기 제 1 천공보다 좁은 폭을 가는 제 2 천공을 형성하는 단계와, 상기 접착제가 붙어 있는 1차 테이프위에 전기적 역할을 하는 리드를 접착하는 단계와, 상기 리드를 포밍하여 상기 2차 테이프에 접착하는 단계와, 상기 보호 테이프를 제거하고 상기 2차 테이프에 반도체 칩을 접착하는 단계와, 상기 반도체 칩과 리드를 전기적으로 연결하는 와이어를 본딩하는 단계와 그리고 상기 와이어를 포함한 상기 리드의 일부에 수지로 봉합하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 패키지의 제조방법을 상세히 설명하면 다음과 같다.

도 1a 내지 도 1h는 본 발명에 의한 반도체 패키지의 제조방법을 나타낸 공정단면도이다.

도 1a에 도시한 바와같이 접착제가 한쪽에 붙어 있는 절연체 특성을 지닌 1차 테이프(Tape)(21)에 도 1b에 도시한 바와같이 이후 공정에서 와이어 본딩하는데 있어서 본딩하고자 하는 패드(PAD)가 충분히 1차 테이프(21) 사이로 노출되며 포밍(Forming)된 리드를 충분히 불일 수 있도록 제 1 천공(22)을 형성한다.

도 1c에 도시한 바와같이 상기 제 1 천공(22)이 형성된 1차 테이프(21)의 접착제가 붙어 있지 않는쪽에 양쪽면에 접착제가 붙어 있는 2차 테이프(23)의 일측을 붙이고, 상기 2차 테이프(23)의 타측에는 보호 테이프(24)를 붙인다.

도 1d에 도시한 바와같이 이후 공정에서 와이어 본딩을 하는데 있어서 본딩하고자 하는 패드가 충분히 상기 2차 테이프(23) 사이로 노출되도록 상기 2차 테이프(23)와 보호 테이프(24)에 상기 제 1 천공 보다 좁은 폭을 갖는 제 2 천공(25)을 형성한다.

도 1e에 도시한 바와같이 상기 접착제거 붙여진 1차 테이프(21)위에 리드(26)를 접착한다.

이때 상기 리드(26)는 하나의 선 형태에서 일정 길이만큼 잘라서 접착하거나 미리 잘라 놓은 낱개의 리드(26)를 접착할 수 있다.

도 1f에 도시한 바와같이 상기 리드(26)를 포밍시키어 상기 2차 테이프(23)에 접착시킨다. 이때 상기 리드(26)를 포밍하는 기구는 한 번에 모든 리드를 포밍 할 수 있으므로 상기 리드(26)의 배열은 가능하면 포밍 기구가 한 번의 동작으로 전체 리드를 포밍할 수 있도록 배열시킨다.

상술한 바와같이 상기 리드(26)가 접착된 1차, 2차 테이프(21,23) 즉, 더블 테이프는 낱개로 잘라서 또는 일정 길이 형태로 그리고 릴(Reel) 형태로 패킹되어 취급된다.

이때 상기 보호 테이프(24)는 개별 또는 릴 형태로 감겨져 취급되기 때문에 2차 테이프(23)에 리드(26)가 접착되는 것을 방지하고 칩이 접착될 해당면에 이물질로 인한 오염 방지 및 리드의 오염 방지 기능을 한다.

도 1g에 도시한 바와같이 상기 보호 테이프(24)를 제거하고, 상기 2차 테이프(23)에 반도체 칩(27)을 접착한다.

이때 상기 반도체 칩(27)은 낱개의 칩으로 분리된 상태이며 잘려진 웨이퍼에서 하나의 칩을 픽업(Pick Up)후 상기 보호 테이프(24)가 제거된 2차 테이프(23) 밑으로 칩을 정확하게 얼라인(Align)하여 접착시킨다.

그리고 상기 반도체 칩(27)의 패드와 리드(26)를 와이어(Wire)(28)로 본딩(Bonding)한다.

이때 상기 와이어(28) 루프(Loop)의 높이는 칩의 신뢰성에 영향을 주지 않는 범위내에서 가능한 낮게 본딩한다.

도 1h에 도시한 바와같이 상기 본딩된 와이어(28)의 고정 및 외부와의 접촉에 의해 와이어(28)가 손상되지 않도록 수지(Resin)(29)로 봉합한다.

이때 상기 수지(29)의 최대 높이는 휘어지지 않은 상기 리드(26) 연장선을 초과하지 말아야 하고, 상기 본딩된 와이어(28)를 전부 감출수 있어야 한다.

이상에서 설명한 바와같이 본 발명에 의한 반도체 패키지의 제조방법에 있어서 더블 테이프를 사용함으로써 LOC 형태의 패키지 테이프를 CSP(Chip Size Package)로 대처할 수 있어 제조공정의 축소로 인한 비용을 줄일 수 있는 효과가 있다.

Claims (8)

1. 일측에 접착제가 붙어 있는 1차 테이프에 일정한 간격을 갖는 제 1 천공을 형성하는 단계;

   상기 1차 테이프의 타측에 양쪽면에 접착체가 붙어 있는 2차 테이프를 붙이는 단계;

   상기 2차 테이프 일측에 보호 테이프를 붙이는 단계;

   상기 보호 테이프와 2차 테이프에 상기 제 1 천공보다 좁은 폭을 가는 제 2 천공을 형성하는 단계;

   상기 접착제가 붙어 있는 1차 테이프위에 전기적 역할을 하는 리드를 접착하는 단계;

   상기 리드를 포밍하여 상기 2차 테이프에 접착하는 단계;

   상기 보호 테이프를 제거하고 상기 2차 테이프에 반도체 칩을 접착하는 단계;

   상기 반도체 칩과 리드를 전기적으로 연결하는 와이어를 본딩하는 단계;

   상기 와이어를 포함한 상기 리드의 일부에 수지로 봉합하는 단계를 포함하여 형성함을 특징으로 하는 반도체 패키지의 제조방법.
2. 제 1 항에 있어서,

   상기 1차 테이프는 절연체 특성을 지닌 테이프를 사용함을 특징으로 하는 반도체 패키지의 제조방법.
3. 제 1 항에 있어서,

   상기 제 1 천공은 와이어 본딩을 하는데 있어서 본딩하고자 하는 반도체 칩의 패드가 1차 테이프 사이로 노출되며, 포밍된 리드를 2차 테이프에 붙일 수 있는 간격을 갖도록 형성함을 특징으로 하는 반도체 패키지의 제조방법.
4. 제 1 항에 있어서,

   상기 제 1 천공은 와이어 본딩을 하는데 있어서 본딩하고자 하는 반도체 칩의 패드가 2차 테이프 사이로 노출되도록 형성함을 특징으로 하는 반도체 패키지의제조방법.
5. 제 1 항에 있어서,

   상기 와이어 루프의 높이는 칩의 신뢰성에 영향을 주지 않는 범위내에서 가능한 낮게 본딩함을 특징으로 하는 반도체 패키지의 제조방법.
6. 제 1 항에 있어서,

   상기 반도체 칩은 낱개의 칩으로 분리된 상태이며 잘려진 웨이퍼에서 하나의 칩을 픽업 후 상기 보호 테이프가 제거된 2차 테이프 밑으로 칩을 정확하게 얼라인하여 접착시킴을 특징으로 하는 반도체 패키지의 제조방법.
7. 제 1 항에 있어서,

   상기 보호 테이프는 개별 또는 릴 형태로 감겨져 취급되기 때문에 2차 테이프에 리드가 접착되는 것을 방지하고 칩이 접착될 해당면에 이물질로 인한 오염 방지 및 리드의 오염 방지의 목적으로 형성함을 특징으로 하는 반도체 패키지의 제조방법.
8. 제 1 항에 있어서,

   상기 수지의 최대 높이는 휘어지지 않은 상기 리드 연장선을 초과하지 않고, 상기 본딩된 와이어를 전부 감출수 있도록 봉합시킴을 특징으로 하는 반도체 패키지의 제조방법.

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