KR100243632B1 - 피크 검출기를 사용한 자기 인에이블링 데이타 충돌 방지 장치 - Google Patents

Abstract

다중 신호원(A, B) 및 적어도 하나의 수신지(20) 간에 통신하는 시스템에 있어서, 신호원에 의해 공유되는 통신 라인(50)을 통하여 통신이 행해진다. 다중 신호원은 각 인터페이스 회로(10,15)를 통하여 공유 통신 라인에 결합된다. 인터페이스 회로는 공유 통신 라인을 제어할 신호원을 결정하도록 동작한다. 인터페이스 회로의 작용은 스위칭 또는 신호원중 하나로부터 신호 동작에 응답하는 인에이블링 기능을 포함한다. 스위치 동작은 또한 신호원에 상대적인 우선순위의 할당을 수반한다. 우선순위화 특징은 신호원의 상대적인 임피던스(RA,RB,RL) 및 수신지 간의 상호작용으로부터 생긴다.

Description

피크 검출기를 사용한 자기 인에이블링 데이타 충돌 방지 장치

제1도는 부분적으로 블럭도 형태이고 부분적으로 개략적인 형태인 본 발명의 실시예를 도시한 도면.

제2도는 본 발명을 이해하기에 유용한 신호 파형도.

제3도는 본 발명의 또 다른 실시예를 도시한 도면.

〈도면의 주요부분에 대한 부호의 설명〉

A,B,C : 신호원 10,15 : 인터페이스 회로

20 : 수신지 50 : 공유 통신 라인

본 발명은 공유 통신 링크에 결합된 다수 전자 부품간에 통신을 제어하는 인터페이스 회로에 관한 것이다.

공유 통신 링크, 예를들면 디지탈 버스는 전형적으로 통신 링크에 대한 신호원의 액세스를 제어하는 기능을 통합한다. 액세스를 할당하는 적절한 수단을 제공하지 못할 경우, 공유 통신 링크를 통하여 동시에 전송을 시도하는 다른 신호원으로부터 신호의 우연한 충돌이 일어날 수 있다. 예기치 않은 충돌은 통신 보존성의 손실을 일으킬 수 있고 통신 라인에 접속된 하드웨어에 손상을 일으킬 수 있다.

액세스 중재 및 우선순위 할당을 포함하여 통신 링크에 액섹스를 할당하는 여러 방법이 공지되어 있다. 예를들면, 1990년 1월 16일 허여된 ASYNCH RONOUS DIGITAL ARBITER란 명칭의 미합중국 특허 제 4,894,565 호(Marquardt)에 두 비동기 디지탈 "칩 선택" 신호중 어느 신호가 공유 랜덤 액세스 메모리(RAM)를 사용하는 통신을 제어할 것인가를 결정하는 중재자 회로가 기재되어 있다. 중재 작용은 우선 순위 할당 및 통신 채널이 사용중일때 신호원을 통보하도록 "통신 채널 비지" 신호 발생을 수반한다.

Marquardt 씨에 의해 기술된 실시예에서와 같이, 공유 통신 라인에 액세스를 할당시키는 공지된 방법은 다수의 값비싼 회로 부품 및 극히 특정한 신호 포맷, 예를들면 칩 선택 펄스를 필요로 할 것이다. 이들 요구는 공지 회로의 적응성을 바람직하지 않게 제한할 것이다.

본 발명의 특징에 따르면, 다중 신호원은 적어도 하나의 신호 수신지와 통신하는 공유 통신 라인에 인터페이스 회로를 통하여 접속된다. 통신 라인에 대한 액세스는 예를들면 신호원으로부터 신호들중 하나의 변화에 응답하여 인터페이스 회로를 인에이블 함으로써 제어된다. 게다가, 상대적인 신호 경로 임피던스를 기초로한 우선순위 설계가 포함된다. 기술된 인터페이스 방법은 매우 적은 부품으로 실행될 수 있고 분리 클럭 또는 인에이블 신호원을 필요로하지 않는다.

본 발명의 다른 특징에 따르면, 기술된 인터페이스 설계는 아날로그 또는 디지탈 신호를 포함하는 다양한 신호 포맷을 나타내는 비동기 신호원용으로 사용될 수 있다.

제 1 도에서 신호원(A,B)은 각 인터페이스 회로(10,15)를 통하여 공유 통신 라인(50)에 결합되어 있다. 인터페이스 회로(10,15)는 신호원(A)으로부터 신호 또는 신호원(B)으로부터 신호중 어느 신호가 공유 통신 라인(50)을 통하여 수신지(20)에 결합될 것인가를 결정하도록 동작한다. 하기에 추가 기술되는 바와같이, 인터페이스 회로(10,15)의 동작은 스위칭 또는 신호원(B)으로부터 신호 동작에 응답하는 선택 기능을 수반한다. 스위칭 동작은 또한 신호원(B)으로부터의 신호로 고우선순위 할당을 수반한다. 우선순위화 특징은 신호원(A,B)으로부터 신호 경로의 임피던스와 수신지(20)의 입력 임피던스(RL)간의 상호 작용으로부터 생긴다.

제 1 도에 도시된 바와같이, 신호원(RA,RB)은 각 신호원 임피던스(RA,RB)를 나타낸다. 인터페이스 회로(10)는 전류 경로 예를들면 신호원(A) 및 통신 라인(50)간에 결합된 저항(R10)을 포함할 수 있다. 제 1 도에 도시된 인터페이스 회로(15)는 신호원(B), 스위칭 트랜지스터(Q1)의 에미터 및 다이오드(D1,D2)의 애노드에 접속되는 입력을 포함한다. 다이오드(D1)의 캐소드 및 트랜지스터(Q1)의 켈렉터는 통신 라인(50)에 접속된다. 제 1 도에 배열된 바와같이, 트랜지스터(Q1)는 신호원(B) 및 통신 라인간에 스위치 접속을 제공한다. 트랜지스터(Q1)의 스위칭 동작은 커패시터(C1) 양단에 발생되어 저항(R1)을 통하여 트랜지스터(Q1)의 베이스 단자에 공급되는 제어 전압에 의해 제어된다.

커패시터(C1) 양단의 제어 전압은 다이오드(D2) 및 커패시터(C1)를 포함한 피크 검출기와 커패시터(C1) 및 저항(R1)을 포함한 리트리거 할 수 있는 타이밍 회로의 결합에 의해 발생한다. 피크 검출기는 신호원(B)으로부터 다이오드(D2)에 의해 일부분 설정된 임계 레벨을 초과하는 신호 레벨을 검출한다. 다이오드(D2)의 캐소드는 신호원(B)의 신호 피크에 응답하여 커패시터(C1)를 충전할 수 있도록 커패시터(C1) 및 저항(R1)의 접합점에 접속된다. 커패시터(C1)의 방전 경로는 저항(R1) 및 트랜지스터(Q1)의 베이스-에미터 접합점을 통과한다. 하기에 설명되는 바와같이, 커패시터(C1)의 충전-방전 사이클은 신호원(B)으로부터 신호 피크에 응답하여 트랜지스터(Q1)의 도통 상태의 최소 지속 시간을 결정하는 시간 주기를 설정한다. 부가 신호 피크의 발생은 트랜지스터(Q1)의 도통 상태를 확장 또는 반복하도록 타이밍 회로를 리트리거 할 것이다.

제 1 도에 도시된 실시예는 소비자 전자 부품간의 통신 시스템에 사용될 수 있다. 보다 구체적으로, 신호원(A,B)은 원격 제어 신호용 수신기 또는 특정 부품의 제어 패널과 같은 통신 링크(50)에 접속된 다수의 부품 동작을 제어하는 제어 신호의 사용자 동작원을 포함할 수 있다. 소비자 전자 부품에서, 제 1 도의 수신지(20)는 비디오, 오디오 또는 컴퓨터 관련 장비를 포함할 수 있다.

제 1 도에 도시된 실시예의 동작은 제 2 도에 도시된 예시적인 파형을 사용하여 디지탈 시스템의 상황하에서 기술될 것이다. 다음 토론의 목적으로, 신호원(A,B)은 제 2 도에 도시된 바와같이 논리 1 (고 또는 정 전압 예를들면 +5V) 및 논리 0 (저 또는 접지) 전압 레벨을 나타내는 디지탈 펄스 파형의 소오스로 가정될 것이다. 또한, 초기적으로 신호원(B)은 확장된 시간 주기에 대해 비작동(논리 0)으로되고 커패시터(C1)는 방전(VC1 거의 0V)된 것으로 가정한다.

상기 기술된 초기 조건에 대하여, Q1(VBE) 상의 베이스-에미터 전압이 0이기 때문에 트랜지스터(Q1)는 컷오프된다. 따라서, 어떤 접속도 신호원(B) 및 통신 라인(50)간에 존재하지 않는다. 그러나, 신호원(A)은 저항(R10)을 통해 통신 라인(50)에 접속된다. 결과로서, 신호원(A)은 신호원(A)으로부터 신호가 통신 라인(50)을 통하여 수신지(20)에 제공되도록 통신 라인(50)을 제어한다. 이 조건은 펄스 A1이 통신 라인(50)상에 펄스 01로서 나타내는 제 2 도에 예시된다. 신호원(A)은 신호원(B)이 작동하지 않는 동안 통신 라인(50)을 계속 제어한다.

신호원(B)이 비작동(논리 1으로 펄스)될때, 신호원(B)으로부터 초기 펄스는 커패시터(C1)를 신호원(B)으로부터 펄스의 논리 1 전압 이하의 다이오드 전압 강하(다이오드 D2)인 전압으로 충전시킨다. 저항(RB) 및 커패시터(C1)의 값은 신호원으로부터 펄스의 폭과 비교하여 무시할 수 있는 충전 동작에 관련되는 시상수이다. 결과로서, C1의 충전 기간은 제 2 도의 C1 전압 파형의 고속 상승 시간에 의해 묘사된 바와같이 비교적 고속이다. 커패시터(C1) 양단의 전압은 저항(R1)을 통하여 트랜지스터(Q1)의 베이스에 접속된다. 그러므로, 논리 0으로 신호원(B)의 출력의 복귀는 트랜지스터(Q1)의 베이스-에미터 전압을 포화 전도 상태로 트랜지스터(Q1)를 전환하도록 충분한 +값이 되도록 할 것이다.

트랜지스터(Q1)는 신호원(B)으로부터 통신 라인(50)으로 논리 0 레벨을 전송하는 경로를 제공한다. 구체적으로 상기 기술된 트랜지스터(Q1)의 도통 상태는 전류를 통신 라인(50)에서 신호원(B)으로 흐르게 한다. 따라서, 트랜지스터(Q1)는 통신 라인(50)을 신호원(B)으로부터 논리 0 레벨에 응답하여 논리 0에 근사하는 전압 값으로 되도록 한다. 그 결과의 통신 라인(50)상의 논리 0 값은 트랜지스터(Q1)의 포화 전압에 의해 신호원(B)에서의 논리 0 값과 다를 것이다.

신호원(B)으로부터 논리 1 레벨은 다이오드(D1)를 통하는 전도 경로를 통하여 통신 라인(50)에 전송된다. 다이오드(D1)를 통하는 전류 경로는 트랜지스터(Q1)를 통하는 전류 경로와 병렬이다. 그러나, 다이오드(D1)의 배치는 전류를 단지 트랜지스터(Q1)를 통하여 흐르는 전류와 반대 방향 즉, 신호원(B)에서 통신 라인(50)으로만 흐르도록 한다. 따라서, 통신 라인(50)은 신호원(B)으로부터 논리 1 레벨에 응답하여 논리 1에 근사한 전압 값으로 접근시킬 수 있다. 통신 라인(50)상의 논리 1 전압은 다이오드(D1) 양단의 전압 강하에 의해 신호원(B)에서 논리 1 전압으로부터 오프셋 될 것이다.

C1이 충전된 이후, C1에 저장된 전압은 신호원(B)이 논리 0일때 트랜지스터(Q1)를 도통 상태로 전환시킬 것이다. 그러나, 신호원(B)이 로일때, 커패시터(C1)는 신호원(B)의 신호원 임피던스(RB)로 저항(R1) 및 트랜지스터(Q1)의 베이스-에미터 접합을 통하여 서서히 방전시킬 것이다. 커패시터(C1) 및 저항(R1)의 값에 의해 결정되는 커패시터(C1)의 방전 시간은 신호원의 펄스폭에 대하여 길게 되도록 선택된다. 커패시터(C1)의 비교적 저속 방전은 커패시터(C1) 양단 전압을 나타내는 파형에 의해 제 2 도에 나타낸다. 방전 시간은 신호원(B)이 신호원(A)의 간섭 없이 완전하게 될 수 있는 동작 메시지 전송이 되도록 신호원(B)으로부터 메시지 길이를 기초로하여 선택될 수 있다.

기술된 바와같이, 신호원(B)으로부터 펄스의 발생은 인터페이스 회로(15)를 인에이블하고 신호원(B) 및 통신 라인(50)간의 링크를 설정한다. 그러나, 신호원(B)으로부터 동작은 인터페이스 회로(50)를 디스에이블하지 않거나 또는 통신 라인(50)으로부터 신호원(A)을 단절시킨다. 인터페이스 회로(10,15)가 인에이블됨으로써, 신호원(A,B)으로부터 신호는 붕괴된 데이타에 대해 도입한 전위에 상호 작용할 것이다. 제 1 도의 실시예는 우선순위화 방법을 도입함으로써 발생되는 데이타 붕괴를 다루는 것인데, 우선순위화 방법은 임피던스{RA+R10}, RB 및 RL의 상대값과 함께 동작하는 신호원(B)의 동작에 의해 개시되는 상기한 인에이블링 동작에 의해 실행된다. 저항{RA+R10} 및 RB간 크기차의 정도와 저항{RA+R10} 및 RL간의 크기차의 정도는 신호원(B)으로부터 통신 라인(50)상의 신호가 신호원(A)으로부터 신호에 대하여 우위를 차지할 것을 지시한다.

상대적인 임피던스에 의해 제공되는 우선순위는 제 2 도에 예시되어 있다. 신호원(A)이 제어되는 동안(연장된 시간 주기 동안 신호원(B)는 동작하지 않음), 신호원(A)으로부터 펄스는 통신 라인(50)상에 나타난다(펄스 A1는 펄스 01과 상응). 마찬가지로, 신호원(A)이 동작하지 않을때, 신호원(B)으로부터 펄스는 통신 라인(50)상에 나타난다. 예를들면 펄스 B1는 펄스 02에 상응함. 그러나 신호원(B)이 제어 상태(커패시터 C1은 방지되지 않음)이고 신호원(A)이 신호원(B)과 반대인 논리 상태로 펄스가 발생된다면, 저항{RA+R10} 및 RB간의 크기차의 정도는 신호원(B)으로부터 논리 레벨이 신호원(A)으로부터 논리 레벨에 대해 우위를 차지하도록 한다. 신호원(A)에 대한 신호원(B)의 우위는 펄스 A2 및 B2의 상호 작용에 의해 통신 라인(50)상에 펄스(03)를 포함하는 스텝 파형을 발생시키도록 제 2 도에 예시되어 있다. 신호원(A)에 대해 신호원(B)으로부터 신호 동작의 우위를 더 잘 이해하기위해, 우선 신호원(A)이 논리 1이고 신호원(B)이 논리 0일때 상황을 고려한다. 신호원(B)이 논리 0일때, 저항(RB) 및 포화 트랜지스터(Q1)의 로 임피던스의 직렬 결합은 효과적으로 저항(RL)과 병렬이다. 그 결과의 등가 저항은 저항 RA 및 R10의 직렬 결합보다 적은 크기의 정도이다. 상기한 등가 저항 및 저항 결합 {RA+R10}은 신호원(A)으로부터 대략 1/10의 신호 레벨인 통신 라인(50)의 신호 레벨을 발생하는 분압기를 만든다. 따라서, 신호원(A)의 상태에 관계없이 논리 0 레벨을 설정하는 충분한 전압은 신호원(B)으로부터 논리 0에 응답하여 통신 라인(50)상에 발생된다.

신호원(B)이 논리 1인 반면에 신호원(A)이 논리 0일 경우, 저항(RA,R10)의 직렬 결합은 효과적으로 저항(RL)과 병렬이다. 그 결과의 등가 저항은 순방향 바이어스 다이오드(D1)와 직렬인 저항(R3)의 저항보다 큰 크기의 정도이다. 저항(RB) 양단의 신호원(B), 다이오드(D1) 및 상기한 등가 저항(RL과 병렬인 {RA+R10})으로부터 논리 1 신호 레벨의 전압 분할은 신호원(B)으로부터 약 9/10의 논리 1 레빌인 통신 라인(50)상의 신호 레벨을 발생한다. 따라서, 신호원(A)의 상태에 관계없이, 논리 1 레벨을 설정하는 충분한 전압은 신호원(B)으로부터 논리 1에 응답하여 통신 라인(50)상에 발생된다.

신호원(B)이 트랜지스터(Q1)를 턴온하기에 불충분한 전압으로 커패시터(C1)를 방전시키도록 하는 충분한 주기 동안 동작하지 않을때(논리 0), 신호원(A)은 통신 라인(50)의 제어를 회복할 것이다. 통신 라인(50)을 제어하는 신호원(A)은 제 2 도에 펄스 A3 및 04에 의해 예시되어 있다. 커패시터(C1) 양단의 전압이 트랜지스터(Q1)의 스위칭 포인트 이하로 강하하는 포인트에서, 신호원(B)의 비교적 낮은 임피던스(RB)는 통신 라인(50)으로부터 분리(인터페이스 회로 15는 디스에이블됨)된다. 신호원(A)은 고 임피던스{RA+R10}를 통하여 통신 라인(50)를 제어할 수 있다. 결과로서, 펄스 A3의 전진폭은 통신 라인(50)상의 펄스 04로서 나타난다.

기술된 바와같이, 공유 통신 라인(50)의 제어는 신호원(B)이 동작될때, 신호원(B)으로 전환시킨다. 신호원(A,B)이 비동기일 경우, 신호원(B)은 동작되고 신호원(A)이 수신지(20)와 통신하는 동안 제어된다. 신호원(A)으로 부터 메시지의 중지 또는 종료는 수신지(20)에 의해 예기치 않은 동작을 가져올 수 있다. 그러므로, 비동기 신호원의 사용은 통신 시스템내의 에러 검출 및 교정 능력을 포함하게 된다. 예를들면, 신호원(A,B)으로부터 신호는 요구되는 에러 검출 및 교정을 달성하도록 수신지(20)의 회로에 의해 해석될 수 있는 정보를 포함하도록 포맷될 수 있다. 에러 검출 및 교정을 용이하게 하는 여러 메시지 포맷이 공지되어 있다. 예로써, 사용될 수 있는 메시지 포맷은 의도된 메시지 데이타 및 메시지 데이타의 논리적 보수를 나타내는 펄스의 고정수를 포함한다.

에러 검출 및 교정외에, 조건에 맞는 에러율을 갖는 통신 시스템은 또한 시스템의 신호 레벨 잡음 마진 요구를 만족시키는 신호 레벨을 유지시키는 것이 필요하다. 예를들면, 제 1 도에 도시된 실시예를 이용하는 디지탈 시스템에서, 신호원(A,B)으로부터 통신 라인(50)상의 논리 레벨 신호는 수신지(20)의 논리 레벨 잡음 마진 명세에 일치해야만 한다. 제 1 도에서, 관련된 잡음 마진은 인터페이스 회로(10,15) 양단의 전압 강하를 고려해야 한다. 특히, 다이오드(D1) 양단의 순방향 바이어스 전압 강하 및 트랜지스터(Q1)의 포화 전압은 적절한 부품을 선택함으로써 최소화해야 한다.

또한, 제 1 도의 신호 경로 임피던스의 값은 잡음 마진을 유지시키는데 있어 중요하다. 요구되는 신호 경로 임피던스의 값의 결정은 수신지(20)의 입력 임피던스(RL), 임피던스{RA+R10} 및 RB의 값을 고려해야 한다. 일반적으로, 임피던서(RL)의 값은 임피던스{RA+R10}의 값보다 실질상 커야 되고 임피던스{RA+R10}의 값은 임피던스(RB)의 값보다 실질상 커야 된다. 임피던스(RA,R10,RB)의 바람직한 값을 형성하기 위해 유용한 보다 구체적인 설계 지침은 임피던스 RL 및 {RA+R10} 간의 크기차의 정도와 또한 임피던스{RA+R10} 및 RB간의 크기차의 정도에 있다. 제 1 도에 도시된 부품값은 이 지침에 따른다.

잡음 마진 이외의 시스템 제약, 예를들면 신호 레벨, 데이타율, 펄스폭, 펄스 반복율 및 메시지 길이는 제 1 도의 저항(R1) 및 커패시터(C1)에 의해 설정되는 타이밍 주기 동안 적절한 지속 기간의 결정에 영향을 미칠 것이다. 포함되는 특정한 응용은 그 요인들이 레지스터(R1) 및 커패시터(C1)의 값을 선택할때 고려되어야 한다. 예를들면, 신호원(B)으로부터 신호 레벨은 커패시터(C1)의 전압 및 커패시터(C1)의 방전 시간을 결정한다. 그러므로, 신호원(B)으로부터 신호값의 범위의 변화는 타이밍 주기를 변화시킬 것이다. 제 1 도에 도시된 부품값들은 전형적인 5V 디지탈 신호값을 사용하는 소비자 전자 부품간에 통신을 수반하는 응용에 대해 적절하게 되는 값의 예이다.

제 1 도 및 제 2 도는 두 신호원 및 단일 수신지를 포함한 실시예에 관한 것이다. 제 3 도는 추가 신호원을 수용한 본 발명의 실시예를 예시하고 있다. 추가 입력은 제 1 도에 도시된 인터페이스 회로 위상 수학의 종속 복제 버전에 접속함으로써 추가될 수 있다. 예를들면, 제 3 도에서, 제 1 도에 도시된 인터페이스 회로(10,15)는 각각 인터페이스 회로(10',15')를 만들도록 복제되어 진다. 인터페이스 회로(15)의 입력에 인터페이스 회로(10',15')의 접속은 제 3 우선순위 입력을 제공한다. 제 3 도에 도시된 회로는 인터페이스 회로(10,15)의 추가 복제에 의해 추가 입력을 제공하도록 확장될 수 있다. 신호원이 추가됨으로써, 여러 인터페이스 회로의 상대적인 임피던스는 요구되는 잡음 마진을 유지시키도록 조정이 필요하다. 예를들면, 신호 경로의 임피던스간의 크기차의 정도를 유지시키도록 제안하는 상기 기술된 잡음 마진 설계 지침은 제 3 도의 실시예에 적용될 수 있다. 제 3 도에서 신호원 각각 5KΩ의 임피던스를 갖고 수신지(20)의 입력 임피던스(RL)가 1MΩ이며 인터페이스 회로(10,10')의 저항에 대한 각 선택값이 200KΩ 및 50KΩ이라는 가정은 상기 기술된 지침을 만족할 것이다.

다중 수신지는 또한 통신 라인(50)에 접속될 수 있다. 다중 수신지의 경우에, 모든 수신지는 모든 신호를 수신 및 해석할 수 있거나 또는 일련의 어드레스 비트는 데이타 워드에 대한 프로픽스로서 메시지내에 포함될 수 있다. 어드레스 비트가 사용된다면, 각 수신지는 어드레스로 할당될 것이고 교정 어드레스를 포함하는 단지 그러한 메시지를 인지할 것이다. 신호 포맷내의 어드레스 비트의 포함은 어드레스 비트를 발생하고 해석하기 위한 추가 코딩 및 디코딩 회로를 필요로 할 것이다. 또한 다중 수신지는 공유 통신 라인의 임피던스(제 1 도의 임피던스 RL)를 변경할 것이다. 공유 통신 라인의 임피던스의 상당한 변화는 제 1 도에 도시된 다른 임피던스의 값의 조정을 필요로 할 것이다.

제 1 도에 도시된 인터페이스 회로의 특정한 실시예는 포함된 신호의 포맷은 규정하지 않는다. 예를들면 제 1 도에 도시된 신호원(A,B)은 디지탈 또는 아날로그 신호원일 수 있다. 상기 기술된 바와같이, 제 1 도의 신호원(B)으로부터 신호는 신호원(A)으로부터 신호에 대해 우위이고 ; 양호한 실시예에서, 신호원(A)은 분리되지 않는다. 그러므로, 신호원(A)으로부터 신호의 감소된 진폭 버전은 신호원(B)이 동작하지 않을때 신호원(B)으로부터 신호에 첨가된다. 아날로그 응용에 있어서, 신호원(B)이 동작하지 않는 동안 신호원(A)으로부터 신호의 존재는 잡음을 도입시킬 것이다. 신호원(A)으로부터 잡음의 허용할 수 있는 레벨은 포함된 특정 아날로그 응용에 달려 있고 저항(R10)값을 결정할때 고려되어야 한다. 게다가, 상기 기술된 바와같이, 신호원으로부터 신호 레벨은 커패시터(C1) 및 저항(R1)의 결합에 의해 제공된 타이밍 주기에 영향을 미친다. 따라서, 아날로그 신호원으로부터 신호 진폭 범위는 저항(R1) 및 커패시터(C1)에 대해 선택된 값에 영향을 미칠 것이다.

상기 기술된 수정 및 다른 수정들은 첨부된 클레임에 의해 한정되는 본 발명의 범위내에서 해석되어져야 한다.

Claims (5)

1. 특성 임피던스를 나타내는 출력(50)에 결합된 제 1 신호원 임피던스(RA)를 나타내는 제 1 입력 신호원(A)으로부터 제 1 입력 신호를 포함하는 신호원 선택 장치에 있어서, 제 2 신호원 임피던스(RB)를 나타내는 제 2 입력 신호원(B)으로부터의 제 2 입력 신호를 상기 제 2 입력 신호의 신호 레벨에 응답하여 상기 출력에 선택적으로 결합하는 스위치 수단(D1,Q1)과; 임계 레벨을 설정하는 임계 수단(D2)과; 타이밍 주기를 설정하는 리트리거 할 수 있는 타이밍 수단(C1,R1)을 구비하고, 상기 스위치 수단(D1,Q1)은 상기 출력의 출력 신호가 상기 제 1 입력 신호를 나타내도록 상기 제 2 입력 신호원(B)이 상기 출력(50)으로부터 분리되는 동안 제 1 상태를 나타내고; 상기 스위치 수단(D1,Q1)은 상기 출력 신호가 상기 제 2 입력 신호를 나타내도록 상기 제 2 입력 신호가 상기 출력(50)에 결합되는 동안 제 2 상태를 나타내며; 상기 스위치 수단(D1,Q1)은 상기 제 1 상태에 존재하고 상기 임계 레벨을 초과하는 상기 제 2 입력 신호의 상기 신호 레벨에 응답하여 상기 제 2 상태에 진입하고; 상기 리트리거 할 수 있는 타이밍 수단(C1,R1)은 상기 타이밍 주기의 타이밍을 개시하는 상기 제 1 상태 동안 발생하는 상기 제 2 신호원(RB)의 신호에 응답하고 상기 타이밍 주기를 연장하는 상기 제 2 상태 동안 발생하는 상기 제 2 신호원의 신호에 응답하며; 상기 스위치 수단(D1,R1)은 상기 제 2 상태에 존재하고 상기 제 2 입력 신호의 상기 신호 레벨이 상기 타이밍 주기의 지속 기간 동안 상기 임계 레벨 이하일때 상기 제 1 상태에 진입하고; 상기 제 1 신호원(A)의 상기 제 1 신호원 임피던스(RA)는 상기 출력의 상기 특성 임피던스보다 실질상 적고 상기 제 2 신호원(B)의 상기 제 2신호원 임피던스(RB) 보다 실질상 큰 것을 특징으로 하는 신호원 선택 장치.
2. 제1항에 있어서, 상기 타이밍 주기의 상기 지속 기간은 상기 제 2 입력 신호의 상기 신호 레벨에 의해 결정되는 것을 특징으로 하는 신호원 선택 장치.
3. 제1항에 있어서, 상기 스위치 수단은 전자 스위치(Q1)를 포함하는 것을 특징으로 하는 신호원 선택 장치.
4. 제1항에 있어서, 상기 임계 수단은 상기 제 2 입력 신호에 응답하는 피크 검출기를 포함하는 것을 특징으로 하는 신호원 선택 장치.
5. 제1항에 있어서, 상기 제 1(RA) 신호원 및 제 2(RB) 신호원중 적어도 하나는 원격 제어 신호 수신기인 것을 특징으로 하는 신호원 선택 장치.