KR100241775B1 - Apparatus for stablizing the switching of a duplicate circuit - Google Patents

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KR100241775B1 KR1019970003498A KR19970003498A KR100241775B1 KR 100241775 B1 KR100241775 B1 KR 100241775B1 KR 1019970003498 A KR1019970003498 A KR 1019970003498A KR 19970003498 A KR19970003498 A KR 19970003498A KR 100241775 B1 KR100241775 B1 KR 100241775B1
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Abstract

가. 청구범위에 기재된 발명이 속한 기술분야 :end. The technical field to which the invention described in the claims belongs:

본 발명은 교환기에 구비된 보드의 이중화회로에 관한 것이다.The present invention relates to a redundant circuit of a board provided in the exchanger.

나. 발명이 해결하려고 하는 기술적 과제 :I. The technical problem the invention is trying to solve:

종래에는 상대측 보드의 전원공급 차단, 스위치나 운용자에 의한 강제 절체, 실장 및 탈장시 기계적인 접촉으로 전기적인 체터링이 발생되는 경우 상기 체터링에 의한 신호가 백 프레인을 통해 이중화회로로 제공되어 클럭신호와 동기되는 경우 순간적으로 여러번의 절체신호가 발생되어 오동작하는 경우가 있었다.Conventionally, when electrical chatter occurs due to power supply cutoff of the other board, forced switching by a switch or operator, or mechanical contact during mounting and dismounting, the signal by the chattering is provided to the redundant circuit through the back plane to provide a clock. When it is synchronized with the signal, several switching signals are generated momentarily and malfunctioned.

다. 발명의 해결 방법의 요지 :All. The gist of the solution of the invention:

본 발명은 직렬로 연결되어 클럭에 따라 신호를 전송하는 여러개의 D플립플럽의 출력을 게이트를 거쳐 절체신호가 발생되도록 이중화회로의 안정된 절체를 위한 이중화회로의 절체 안정화장치를 구현하였다.The present invention implements the switching stabilization device of the redundant circuit for the stable switching of the redundant circuit so that the switching signal is generated through the gate of the output of the multiple D flip-flop connected in series to transmit the signal according to the clock.

라. 발명의 중요한 용도 :la. Important uses of the invention:

이중화회로의 절체 안정화장치.Switching stabilization device of redundant circuit.

Description

이중화회로의 절체 안정화장치{APPARATUS FOR STABLIZING THE SWITCHING OF A DUPLICATE CIRCUIT}Transfer Stabilization Device of Redundant Circuit {APPARATUS FOR STABLIZING THE SWITCHING OF A DUPLICATE CIRCUIT}

본 발명은 교환기의 이중화회로에 관한 것으로, 특히 전원 차단이나 보드의 강제 절체, 실장 및 탈장 등의 이유로 발생되는 전기적, 기계적인 접촉 잡음으로 인한 오동작을 제거하기 위한 이중화회로의 절체 안정화장치에 관한 것이다.The present invention relates to a redundancy circuit of an exchanger, and more particularly, to a switching stabilization device of a redundancy circuit for eliminating malfunctions caused by electrical and mechanical contact noise caused by a power cut or forced switching of a board, mounting and dismounting, and the like. .

통상적으로 교환기에 있어서 중요한 기능을 수행하는 보드는 이중화되어 있으며, 이는 유사시 한쪽에 이상이 발생되더라도 다른 보드가 이상이 발생된 보드의 기능을 대행할 수 있도록 한다. 상기 보드를 이중화하는 것은 이상 발생으로 인한 교환기가 다운(down)되는 것을 방지하기 위한 것이다.Typically, boards that perform important functions in the exchange are duplicated, which allows the other board to act as a board in which an error occurs even if an error occurs in one side in case of emergency. Redundancy of the board is to prevent the exchanger from going down due to an abnormal occurrence.

상기 이중화회로는 모든 보드가 백 프레인이나 케이블로 상호 연결되어 한쪽 보드의 전원에 이상이 발생되거나 보드의 강제 절체, 실장 및 탈장 상태 등의 동작상태를 상대측에게 알려 즉시 절체가 이루어져 상대측 보드가 기능을 대행할 수 있도록 한다.In the redundancy circuit, all boards are interconnected by a backplane or cable to cause an abnormality in the power supply of one board or to notify the other side of the operating state such as forced transfer, mounting, and dismounting of the board, and the other side is immediately switched. Allow them to act for you.

종래 이상 발생시 보드를 전환하는 신호를 발생하는 이중화회로의 회로도는 도 1에 나타낸 바와 같다.A circuit diagram of a redundant circuit that generates a signal for switching a board when a conventional abnormality occurs is as shown in FIG. 1.

상기 도 1을 참조하여 이중화회로의 동작을 설명하면,Referring to FIG. 1, the operation of the redundant circuit will be described.

상대측 보드가 정상 동작상태인 경우에는 로우레벨의 상태신호(OJC신호)가 입력되며,전원이 차단되거나 보드가 스위치 또는 운용자에 의해 절체되는 경우에는 하이레벨의 OJC신호가 입력된다. 상기 OJC신호는 인버터 10을 통해 반전되어 D플립플럽 20의 데이터 입력단(D)에 제공된다. 상기 D플립플럽 20은 클럭신호인 RED클럭의 입력에 따라 상기 제공되는

Figure pat00001
신호를 출력단(Q)으로 출력한다. 상기 출력단(Q)으로부터 출력된 신호와 상기 인버터 10으로부터 출력된 신호는 게이트 26으로 입력된다.Low level status signal (OJC signal) is input when the other board is in normal operation state, and high level OJC signal is input when power is cut off or the board is switched by a switch or operator. The OJC signal is inverted through the inverter 10 and provided to the data input terminal D of the D flip flop 20. The D flip flop 20 is provided according to the input of the clock signal RED clock.
Figure pat00001
The signal is output to the output terminal Q. The signal output from the output terminal Q and the signal output from the inverter 10 are input to the gate 26.

한편, 상대측 보드가 실장된 상태인 경우에는 로우레벨의 상태신호(OOPEN신호)가 입력되며, 탈장된 상태인 경우에는 하이레벨의 OOPEN신호가 입력된다. 상기 OOPEN신호는 인버터 12를 통해 반전되어 D플립플럽 22의 데이터 입력단(D)에 제공된다. 상기 D플립플럽 22는 상기 RED클럭의 입력에 따라 상기 제공되는 반전된

Figure pat00002
신호를 출력단(Q)으로 출력한다. 상기 출력단(Q)으로부터 출력된 신호와 상기 인버터 12로부터 출력된 신호는 상기 게이트 26으로 입력된다. 상기 게이트 26은 상기 입력되는 신호를 논리곱하여 모든 신호가 하이상태일 경우에만 하이레벨의 신호를 출력하게 된다. 상기 게이트 26이 하이레벨을 출력하는 경우는 상대측 보드가 정상적으로 실장되어 정상 동작을 하는 경우이다.On the other hand, a low level state signal (OOPEN signal) is input when the partner board is mounted, and a high level OOPEN signal is input when the partner board is mounted. The OOPEN signal is inverted through the inverter 12 and provided to the data input terminal D of the D flip flop 22. The D flip flop 22 is inverted provided according to the input of the RED clock.
Figure pat00002
The signal is output to the output terminal Q. The signal output from the output terminal Q and the signal output from the inverter 12 are input to the gate 26. The gate 26 multiplies the input signal and outputs a high level signal only when all signals are high. When the gate 26 outputs a high level, the counter board is normally mounted and operates normally.

또한, 보드가 정상적으로 동작하는데 필요한 전원이 정상적으로 공급되는 경우에는 하이레벨의 전원 공급 상태신호(

Figure pat00003
신호)가 입력되며, 전원이 차단되는 경우에는 로우레벨의
Figure pat00004
신호가 입력된다. 상기
Figure pat00005
신호는 게이트 28과 게이트 30으로 입력되며, 게이트 32로는 인버터 14를 통해 반전된 신호 PDOWN이 입력된다. 상기 게이트 28은 상기 OJC신호, 상기 D플립플럽 20의 반전 출력단(
Figure pat00006
)으로부터 출력되는 신호와
Figure pat00007
신호를 논리 곱한 신호를 게이트 34로 출력한다. 상기 게이트 30은 상기 OPEN신호, 상기 D플립플럽 22의 반전 출력단(
Figure pat00008
)으로부터 출력되는 신호와
Figure pat00009
신호를 논리 곱한 신호를 상기 게이트 34로 출력한다. 게이트 32는 상기 게이트 26으로부터 출력되는 신호와 상기 PDOWN신호를 논리 합한 신호를 출력한다. 상기 게이트 32로부터 출력되는 신호는 인버터 16에 의해 반전되어 D플립플럽 24의 프리셋(PR)단으로 입력된다. 게이트 34는 상기 게이트 28로부터 출력되는 신호와 상기 게이트 30으로부터 출력되는 신호를 논리 합한 신호를 출력한다. 상기 게이트 34로부터 출력되는 신호는 인버터 18에 의해 반전되어 D플립플럽 24의 클리어(CL)단으로 입력된다. 상기 D플립플럽 24는 사용자에 의해 입력되는 보드의 동작 여부를 결정하는 ACT신호에 의해 동작상태가 결정된다. 또한, 상대측 보드로부터 제공되는 OJC신호, OOPEN신호에 의해 프리셋 또는 클리어를 요구하는 신호가 입력되면 상대측 보드가 정상적인 동작을 하지 못하는 상태라 판단하여 보드의 동작을 요구하는 신호(JC신호)를 출력한다. 상기 JC가 하이레벨이면 보드의 대기상태를 요구하는 신호이며, 로우레벨이면 보드 전환에 의한 동작을 요구하는 신호이다. 상기 D플립플럽 24로부터 출력되는 JC신호는 상대측 보드에 OJC신호로 제공된다.In addition, when the power required to operate the board normally is supplied, a high level power supply status signal (
Figure pat00003
Signal) is input, and when the power is cut off,
Figure pat00004
The signal is input. remind
Figure pat00005
The signal is input to the gate 28 and the gate 30, and the inverted signal PDOWN is input to the gate 32 through the inverter 14. The gate 28 is an inverted output terminal of the OJC signal and the D flip flop 20 (
Figure pat00006
Signal from the
Figure pat00007
The signal multiplied by the signal is output to the gate 34. The gate 30 is an inverted output terminal of the OPEN signal and the D flip flop 22 (
Figure pat00008
Signal from the
Figure pat00009
A signal obtained by logically multiplying the signal is output to the gate 34. The gate 32 outputs a logic sum of the signal output from the gate 26 and the PDOWN signal. The signal output from the gate 32 is inverted by the inverter 16 and input to the preset PR stage of the D flip flop 24. The gate 34 outputs a logic sum of the signal output from the gate 28 and the signal output from the gate 30. The signal output from the gate 34 is inverted by the inverter 18 and input to the clear (CL) terminal of the D flip flop 24. The D flip-flop 24 is determined by an ACT signal that determines whether the board is operated by a user. In addition, if a signal for requesting preset or clear is inputted by the OJC signal or OOPEN signal provided from the other board, it is determined that the other board does not operate normally and outputs a signal (JC signal) requesting the board operation. . If the JC is at a high level, it is a signal for requesting a board standby state, and if it is at a low level, it is a signal for requesting operation by board switching. The JC signal output from the D flip flop 24 is provided to the counter board as an OJC signal.

상기한 구조를 가지는 이중화회로는 이중화를 요구하는 보드에 모두 내장되어 자신의 상태를 이중화된 다른 보드의 이중화회로로 제공하여 동작중에 이상이 발생되는 경우 상대측 보드로 기능을 전환할 수 있도록 하였다.The redundancy circuit having the above structure is built in all the boards requiring redundancy so that its state can be provided as a redundancy circuit of another board which is duplicated so that a function can be switched to the counterpart board when an abnormality occurs during operation.

하지만, 종래에는 상대측 보드의 강제 절체, 실장 및 탈장시 전기적, 기계적인 접촉으로 전기적인 체터링신호가 발생된다. 상기 상대측 보드에서 발생된 체터링신호는 백 프레인을 통해 이중화회로로 제공되어 클럭신호와 동기되는 경우 순간적으로 발생되는 절체신호에 의해 오동작되어 기능이 정지되는 등의 문제가 발생될 우려가 있었다. 또한, 보드가 정상적으로 동작하는데 필요한 전원의 공급이 차단되는 경우에도 전기적인 체터링신호가 발생되어 기능이 정지되는 등의 문제가 발생될 우려가 있었다.However, in the related art, an electric chattering signal is generated by electrical and mechanical contact during forced transfer, mounting, and dismounting of the counterpart board. The chattering signal generated by the counter board may be provided to the redundant circuit through the back plane, causing malfunctions due to malfunction due to an instantaneous switching signal generated when synchronized with the clock signal. In addition, even when the power supply required for the board to operate normally is cut off, there is a concern that an electric chattering signal may be generated and the function may be stopped.

따라서 상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 클럭에 의해 신호를 전송하는 지연(D;delay)플립플럽을 여러개 직렬 연결하여 안정된 절체가 이루어지는 이중화회로의 절체 안정화장치를 제공함에 있다.Accordingly, an object of the present invention for solving the above problems is to provide a switching stabilization device of a redundant circuit in which a stable switching is performed by connecting a plurality of delay flip flops for transmitting signals by a clock in series.

도 1은 종래 이중화회로의 회로도.1 is a circuit diagram of a conventional redundant circuit.

도 2는 본 발명의 일 실시 예에 따른 이중화회로의 회로도.2 is a circuit diagram of a redundant circuit according to an embodiment of the present invention.

이하 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다. 우선, 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 동일한 부호가 사용되고 있음에 유의해야 한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. First, in adding reference numerals to the components of each drawing, it should be noted that the same reference numerals are used for the same components, even if displayed on different drawings. In describing the present invention, when it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the gist of the present invention, the detailed description thereof will be omitted.

본 발명의 일 실시 예에 따른 이중화회로의 회로도는 도 2에 도시된 바와 같다.The circuit diagram of the redundant circuit according to an embodiment of the present invention is as shown in FIG.

상기 도 2를 참조하여 구조를 설명하면, 상대측 보드의 동작상태를 나타내는 상태신호인 OJC신호를 지연시키기 위한 D플립플럽 40, 42, 44는 각각의 출력단 Q가 각각의 입력단 D에 연결되도록 직렬 접속된다. 상기 직렬 접속된 D플립플럽 40, 42, 44중 앞단 D플립플럽 40의 입력단 D에는 인버터 10의 출력단이 접속되며, 마지막단 D플립플럽 44의 출력단 Q는 게이트 52의 입력단에 접속된다. 상기 게이트 52의 입력단에는 상기 인버터 10의 출력단을 비롯한 상기 D플립플럽 40, 42, 44의 출력단 Q가 접속된다. 한편, 상기 인버터 10의 입력단을 비롯한 상기 D플립플럽 40, 42, 44의 반전 출력단

Figure pat00010
는 게이트 54의 입력단에 접속된다.Referring to FIG. 2, the D flip flops 40, 42, and 44 for delaying the OJC signal, which is a status signal indicating the operation state of the counterpart board, are connected in series so that each output terminal Q is connected to each input terminal D. do. The output terminal of the inverter 10 is connected to the input terminal D of the front end D flip flop 40 among the serially connected D flip flops 40, 42 and 44, and the output terminal Q of the last stage D flip flop 44 is connected to the input terminal of the gate 52. The output terminal Q of the D flip-flop 40, 42, 44, including the output terminal of the inverter 10, is connected to the input terminal of the gate 52. On the other hand, the inverted output stage of the D flip flop 40, 42, 44, including the input terminal of the inverter 10
Figure pat00010
Is connected to the input of gate 54.

또한, 상대측 보드의 실장 및 탈장 상태를 나타내는 상태신호인 OOPEN신호를 지연시키기 위한 D플립플럽 46, 48, 50은 각각의 출력단 Q가 각각의 입력단 D에 연결되도록 직렬 접속된다. 상기 직렬 접속된 D플립플럽 46, 48, 50중 앞단 D플립플럽 40의 입력단 D에는 인버터 12의 출력단이 접속되며, 마지막단 D플립플럽 50의 출력단 Q는 게이트 56의 입력단에 접속된다. 상기 게이트 56의 입력단에는 상기 인버터 12의 출력단을 비롯한 상기 D플립플럽 46, 48, 50의 출력단 Q가 접속된다. 한편, 상기 인버터 12의 입력단을 비롯한 상기 D플립플럽 46,48,50의 반전 출력단

Figure pat00011
는 게이트 58의 입력단에 접속된다. 상기 게이트 52와 56의 출력단은 게이트 60의 입력단에 접속되며, 상기 게이트 54의 출력단과
Figure pat00012
신호를 반전 출력하는 인버터 14의 입력단은 게이트 62의 입력단에 접속된다. 상기 게이트 58의 출력단과
Figure pat00013
신호를 반전 출력하는 인버터 14의 입력단은 게이트 64의 입력단에 접속된다. 상기 게이트 60과 상기 인버터 14의 출력단은 게이트 32의 입력단에 접속되며, 상기 게이트 62, 64의 출력단은 게이트 34의 입력단에 접속된다. 상기 게이트 52 내지 64는 논리 곱(AND) 게이트이며, 상기 게이트 32와 34는 논리 합(OR) 게이트이다. 상기한 구조 이외의 구조는 종래 구조와 동일하므로 설명은 생략한다. 상기 D플립플럽 40, 42, 44는 상태신호인 OJC신호를 지연시키기 위한 지연회로로 동작하며, 상기 D플립플럽 46, 48, 50은 상태신호인 OOPEN신호를 지연시키기 위한 지연회로로 사용된다.Further, the D flip flops 46, 48, and 50 for delaying the OOPEN signal, which is a status signal indicating the mounting and dismounting state of the counterpart board, are connected in series so that each output terminal Q is connected to each input terminal D. The output terminal of the inverter 12 is connected to the input terminal D of the front end D flip flop 40 among the serially connected D flip flops 46, 48, and 50, and the output terminal Q of the last stage D flip flop 50 is connected to the input terminal of the gate 56. An output terminal Q of the D flip flops 46, 48, and 50, including an output terminal of the inverter 12, is connected to an input terminal of the gate 56. On the other hand, the inverted output stage of the D flip flop 46,48,50 including the input terminal of the inverter 12
Figure pat00011
Is connected to the input of gate 58. The output terminal of the gate 52 and 56 is connected to the input terminal of the gate 60, and the output terminal of the gate 54
Figure pat00012
The input terminal of the inverter 14 which inverts and outputs the signal is connected to the input terminal of the gate 62. An output terminal of the gate 58
Figure pat00013
The input terminal of the inverter 14 which inverts and outputs the signal is connected to the input terminal of the gate 64. The output terminal of the gate 60 and the inverter 14 is connected to the input terminal of the gate 32, and the output terminal of the gate 62, 64 is connected to the input terminal of the gate 34. The gates 52 to 64 are logical product (AND) gates, and the gates 32 and 34 are logical sum (OR) gates. Structures other than the structure described above are the same as the conventional structures, and thus description thereof is omitted. The D flip flops 40, 42 and 44 operate as delay circuits for delaying the OJC signal which is a status signal, and the D flip flops 46, 48 and 50 are used as delay circuits for delaying the OOPEN signal which is a status signal.

이하 본 발명에 따른 바람직한 실시 예를 상술한 이중화회로의 구조를 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the structure of the above-described duplex circuit.

상대측 보드가 정상 동작상태인 경우에는 로우레벨의 상태신호(OJC신호)가 입력되며, 전원차단, 스위치나 운용자에 의한 강제 절체 등과 같은 비 정상 동작상태에서는 하이레벨의 OJC신호가 입력된다. 또한, 상대측 보드가 정상적으로 실장된 경우에는 로우레벨의 상태신호(OOPEN신호)가 입력되며, 탈장된 경우에는 하이레벨의 OOPEN신호가 입력된다. 보드의 전원이 정상적으로 공급되는 경우에는 하이레벨의 전원 공급 상태신호(

Figure pat00014
신호)가 입력되며, 전원이 차단되는 경우에는 로우레벨의
Figure pat00015
신호가 입력된다.Low level status signal (OJC signal) is input when the other board is in normal operation state, and high level OJC signal is input in abnormal operation state such as power interruption or forced switching by switch or operator. In addition, a low level status signal (OOPEN signal) is input when the counter board is normally mounted, and a high level OOPEN signal is input when the counter board is mounted. If board power is normally supplied, high level power supply status signal (
Figure pat00014
Signal) is input, and when the power is cut off,
Figure pat00015
The signal is input.

상기 OJC신호는 인버터 10을 통해 반전되어 D플립플럽 40의 데이터 입력단(D)에 제공된다. 상기 D플립플럽 40은 클럭신호인 RED클럭에 따라 상기 인버터 10을 통해 제공되는

Figure pat00016
신호를 출력단(Q)으로 출력한다. 상기 출력단(Q)으로부터 출력된 신호는 D플립플럽 42의 데이터 입력단(D)에 제공되며, 상기 D플립플럽 42는 클럭신호인 RED클럭의 입력에 따라 상기 D플립플럽 40으로부터 출력되는 신호를 출력단(Q)으로 출력한다. 상기와 같은 동작에 의해 최초 인버터 10을 통해 제공된
Figure pat00017
신호는 D플립플럽 40, 42, 44을 통해 소정 시간 지연되어 출력된다. 상기 소정 지연시간은 상대측 보드의 전기적, 기계적 접촉에 의해 발생된 체터링에 따른 오동작이 발생되지 않도록 방지할 수 있는 시간이다. 상기 소정 지연시간의 조정은 D플립플럽의 개수에 따라 결정된다. 상기 D플립플럽 40, 42, 44의 출력단 Q를 통해 출력되는 신호와
Figure pat00018
신호는 게이트 52로 입력되어 논리 곱된다. 상기 D플립플럽 40, 42, 44의 반전 출력단
Figure pat00019
를 통해 출력되는 신호와 OJT신호는 게이트 54로 입력되어 논리 곱된다.The OJC signal is inverted through the inverter 10 and provided to the data input terminal D of the D flip flop 40. The D flip flop 40 is provided through the inverter 10 according to the clock signal RED clock.
Figure pat00016
The signal is output to the output terminal Q. The signal output from the output terminal Q is provided to the data input terminal D of the D flip flop 42, and the D flip flop 42 outputs a signal output from the D flip flop 40 according to the input of the RED clock, which is a clock signal. Output as (Q). Provided through the first inverter 10 by the above operation
Figure pat00017
The signal is output with a predetermined time delay through the D flip flops 40, 42 and 44. The predetermined delay time is a time to prevent a malfunction caused by chattering caused by electrical and mechanical contact of the counterpart board. The adjustment of the predetermined delay time depends on the number of D flip flops. The signal output through the output terminal Q of the D flip flop 40, 42, 44 and
Figure pat00018
The signal is input to gate 52 and logically multiplied. Inverting output stage of the D flip flop 40, 42, 44
Figure pat00019
The signal and the OJT signal output through are input to the gate 54 and logically multiplied.

상기 OOPEN신호는 인버터 12를 통해 반전되어 D플립플럽 46의 데이터 입력단(D)에 제공된다. 상기 D플립플럽 46은 클럭신호인 RED클럭의 입력에 따라 상기 제공되는 반전된

Figure pat00020
신호를 출력단(Q)으로 출력하며, 상기 출력단(Q)으로부터 출력된 신호는 D플립플럽 48의 데이터 입력단(D)에 제공된다. 상기 D플립플럽 48은 클럭신호인 RED클럭의 입력에 따라 상기 D플립플럽 40으로부터 출력되는 신호를 출력단(Q)으로 전송한다. 상기와 같은 동작에 의해 최초 인버터 12를 통해 제공된
Figure pat00021
신호는 D플립플럽 46, 48, 50을 통해 소정 시간 지연되어 출력된다. 상기 소정 지연시간은 상대측 보드의 전기적, 기계적 접촉에 의해 발생된 체터링에 따른 오동작이 발생되지 않도록 방지할 수 있는 시간이다. 상기 소정 지연시간의 조정은 D플립플럽의 개수에 따라 결정된다. 상기 D플립플럽 46, 48, 50의 출력단 Q를 통해 출력되는 신호와
Figure pat00022
신호는 게이트 56로 입력되어 논리 곱된다. 한편, 상기 D플립플럽 46, 48, 50의 반전 출력단
Figure pat00023
를 통해 출력되는 신호와 OOPEN신호는 게이트 58로 입력되어 논리 곱된다.The OOPEN signal is inverted through the inverter 12 and provided to the data input terminal D of the D flip flop 46. The D flip flop 46 is inverted according to the input of the clock signal RED clock.
Figure pat00020
A signal is output to the output terminal Q, and the signal output from the output terminal Q is provided to the data input terminal D of the D flip flop 48. The D flip flop 48 transmits a signal output from the D flip flop 40 to the output terminal Q according to an input of a clock signal RED clock. Provided through the first inverter 12 by the above operation
Figure pat00021
The signal is output with a predetermined time delay through the D flip flops 46, 48, and 50. The predetermined delay time is a time to prevent a malfunction caused by chattering caused by electrical and mechanical contact of the counterpart board. The adjustment of the predetermined delay time depends on the number of D flip flops. The signal output through the output terminal Q of the D flip flop 46, 48, 50 and
Figure pat00022
The signal is input to gate 56 and logically multiplied. On the other hand, the inverted output stage of the D flip flop 46, 48, 50
Figure pat00023
The signal outputted through the OOPEN signal is input to the gate 58 and logically multiplied.

상기 게이트 52에 의해 논리 곱되어 출력되는 신호와 상기 게이트 56에서 논리 곱되어 출력되는 신호는 게이트 60으로 입력된다. 상기 게이트 60은 상기 입력된 신호를 논리 곱하여 출력한다. 게이트 62는 상기 게이트 54에 의해 논리 곱되어 출력되는 신호와

Figure pat00024
신호를 논리 곱하여 출력하며, 게이트 64는 상기 게이트 58에 의해 논리 곱되어 출력되는 신호와
Figure pat00025
신호를 논리 곱하여 출력한다.A signal logically multiplied and output by the gate 52 and a signal logically multiplied and output by the gate 56 are input to the gate 60. The gate 60 logically multiplies the input signal and outputs the result. The gate 62 is a signal multiplied by the gate 54 and outputted
Figure pat00024
A signal multiplied by the signal and outputted, and the gate 64 is logically multiplied and output by the gate 58
Figure pat00025
Logically multiply the signal and output it.

게이트 32는 상기 게이트 60으로부터 출력되는 신호와 상기 PDOWN신호를 논리 합한 신호를 출력한다. 상기 게이트 32로부터 출력되는 신호는 인버터 16에 의해 반전되어 D플립플럽 24의 프리셋(PR)단으로 입력된다. 게이트 34는 상기 게이트 62로부터 출력되는 신호와 상기 게이트 64으로부터 출력되는 신호를 논리 합한 신호를 출력한다. 상기 게이트 34로부터 출력되는 신호는 인버터 18에 의해 반전되어 D플립플럽 24의 클리어(CL)단으로 입력된다. 상기 D플립플럽 24는 사용자에 의해 입력되는 보드의 동작 여부를 결정하는 ACT신호에 의해 동작상태가 결정된다. 또한, 상대측 보드로부터 제공되는 OJC신호, OOPEN신호에 의해 프리셋 또는 클리어를 요구하는 신호가 입력되면 상대측 보드가 정상적인 동작을 하지 못하는 상태라 판단하여 보드의 동작을 요구하는 신호(JC신호)를 출력한다. 상기 JC가 하이레벨이면 보드의 대기상태를 요구하는 신호이며, 로우레벨이면 보드 전환에 의한 동작을 요구하는 신호이다. 상기 D플립플럽 24로부터 출력되는 JC신호는 상대측 보드에 OJC신호로 제공된다.The gate 32 outputs a logic sum of the signal output from the gate 60 and the PDOWN signal. The signal output from the gate 32 is inverted by the inverter 16 and input to the preset PR stage of the D flip flop 24. The gate 34 outputs a logic sum of the signal output from the gate 62 and the signal output from the gate 64. The signal output from the gate 34 is inverted by the inverter 18 and input to the clear (CL) terminal of the D flip flop 24. The D flip-flop 24 is determined by an ACT signal that determines whether the board is operated by a user. In addition, if a signal for requesting preset or clear is inputted by the OJC signal or OOPEN signal provided from the other board, it is determined that the other board does not operate normally and outputs a signal (JC signal) requesting the board operation. . If the JC is at a high level, it is a signal for requesting a board standby state, and if it is at a low level, it is a signal for requesting operation by board switching. The JC signal output from the D flip flop 24 is provided to the counter board as an OJC signal.

상기와 같이 본 발명은 자기측에서 발생되는

Figure pat00026
신호와 상대측 이중화회로부터 전송되는 OJC신호, OOPEN신호가 최초 D플립플럽 40과 46에 전달되어 상기 전달된 신호가 유지되는 동안 클럭신호 REDCLK가 공급되면 출력단으로 입력된 신호
Figure pat00027
와
Figure pat00028
가 전달된다. 다수의 D플립플럽 40 내지 50의 출력값이 모두 하이레벨이 되면 게이트 60의 출력값도 하이레벨이 되어 D플립플럽 24는 보드 구동을 위한 로우레벨의 JC신호를 출력한다.As described above, the present invention is generated on the magnetic side
Figure pat00026
OJC signal and OOPEN signal transmitted from the other side duplex circuit are transmitted to the first D flip flop 40 and 46, and the signal input to the output terminal when the clock signal REDCLK is supplied while the transmitted signal is maintained.
Figure pat00027
Wow
Figure pat00028
Is passed. When the output values of the plurality of D flip flops 40 to 50 are all at the high level, the output value of the gate 60 is also at the high level, and the D flip flop 24 outputs a low level JC signal for board driving.

따라서, 상대측 보드의 이상상태 발생 또는 실장 및 탈장되는 순간 백 플레인과의 접촉과 전원의 공급 또는 차단으로 수반될 수 있는 체터링이나 신호 레벨 불안정 등에 의한 잡음의 영향으로 절체신호 JC가 변환되는 가능성을 배제할 수 있다. 즉, 직렬로 연결된 여러개의 D플립플럽의 출력을 게이트를 거쳐 절체신호가 발생되도록 하므로 잡음 발생시 일시적인 클럭과의 동기로 D플립플럽의 출력에 영향을 주어 절체신호를 발생할 수 없도록 하였다.Therefore, the possibility of switching signal JC is transformed due to noise due to chattering or signal level instability which may be caused by contact with backplane and power supply or interruption at the moment of abnormal board occurrence or mounting and dismounting. Can be excluded. In other words, the alternating signal is generated through the gates of several D-flop flops connected in series so that the alternating signal cannot be generated by affecting the output of the D-flop in synchronization with a temporary clock when noise occurs.

상술한 바와 같이 본 발명은 상대측 보드의 장, 탈장되는 순간 백 플레인과의 접촉과 전원의 공급 또는 차단으로 수반될 수 있는 체터링이나 신호 레벨 불안정 등에 의한 잡음의 영향으로 오동작하는 것을 방지하여 안정된 동작을 제공한다. 또한, 동작전압의 차단으로 인해 발생되는 체터링이나 신호 레벨 불안정 등에 의한 잡음의 영향으로 오동작하는 것을 방지하여 안정된 동작을 제공한다.As described above, the present invention provides stable operation by preventing malfunction due to noise caused by chattering or signal level instability, which may be accompanied by contact with the backplane and supply or interruption of power when the other board is mounted or dismounted. To provide. In addition, it provides a stable operation by preventing malfunction due to noise caused by chattering or signal level instability caused by the blocking of the operating voltage.

Claims (3)

교환기에 구비된 보드의 이중화회로에 있어서,In the redundant circuit of the board provided in the exchanger, 상대측 보드의 동작상태에 따라 입력되는 신호를 소정주기를 가지는 클럭에 따라 소정시간 지연시키는 제1지연회로와,A first delay circuit for delaying a signal input according to an operation state of the counterpart board by a predetermined time according to a clock having a predetermined period; 상기 상대측 보드의 이상 발생, 실장 및 탈장 상태에 따라 입력되는 신호를 상기 클럭에 따라 상기 소정시간 지연시키는 제2지연회로와,A second delay circuit for delaying the input signal in accordance with the clock in accordance with an abnormal occurrence, mounting, and dismounting state of the counter board; 상기 제1,제2지연회로로부터 출력되는 신호에 따라 상기 상대측 보드로부터 제공된 상태신호가 잡음이 정상적인 상태신호인가를 검출하는 게이트회로로 구성됨을 특징으로 하는 이중화회로의 절체 안정화장치.And a gate circuit for detecting whether a state signal provided from the counter board is a normal state signal according to a signal output from the first and second delay circuits. 제1항에 있어서, 상기 제1,제2지연회로는,The method of claim 1, wherein the first and second delay circuits, 직렬로 접속되어 소정 주기를 가지는 상기 클럭에 의해 상기 상대측 보드로부터 제공되는 신호를 상기 소정시간 동안 지연시키는 다수의 디-플립플럽으로 구성됨을 특징으로 하는 이중화회로의 절체 안정화장치.And a plurality of de-flip flops for delaying a signal provided from said counter board for said predetermined time by said clock having a predetermined period connected in series. 제1항에 있어서, 상기 게이트회로는,The method of claim 1, wherein the gate circuit, 상기 상대측 보드의 동작상태에 따라 입력되는 신호의 반전 신호와 상기 제1지연회로의 출력신호를 논리 곱하여 출력하는 제1게이트와,A first gate for performing a logic multiplication between an inverted signal of an input signal and an output signal of the first delay circuit according to an operation state of the counter board; 상기 상대측 보드의 동작상태에 따라 입력되는 신호와 상기 제1지연회로의 반전 출력신호를 논리 곱하여 출력하는 제2게이트와,A second gate which logically multiplies an input signal according to an operation state of the counter board with an inverted output signal of the first delay circuit, and 상기 상대측 보드의 이상 발생 유무, 실장 및 탈장 상태에 따라 입력되는 신호의 반전 신호와 상기 제2지연회로의 출력신호를 논리 곱하여 출력하는 제3게이트와,A third gate which logically multiplies an inverted signal of an input signal and an output signal of the second delay circuit according to whether or not there is an abnormal occurrence of the counterpart board, and a mounting and hernia state; 상기 상대측 보드의 이상 발생 유무, 실장 및 탈장 상태에 따라 입력되는 신호와 상기 제2지연회로의 반전 출력신호를 논리 곱하여 출력하는 제4게이트로 구성됨을 특징으로 하는 이중화회로의 절체 안정화장치.And a fourth gate configured to logically multiply an input signal according to whether the counter board has an abnormal state, a mounting state, and a hernia state and an inverted output signal of the second delay circuit.
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