KR100236714B1 - 반도체 산화막 형성방법 - Google Patents
반도체 산화막 형성방법 Download PDFInfo
- Publication number
- KR100236714B1 KR100236714B1 KR1019970007779A KR19970007779A KR100236714B1 KR 100236714 B1 KR100236714 B1 KR 100236714B1 KR 1019970007779 A KR1019970007779 A KR 1019970007779A KR 19970007779 A KR19970007779 A KR 19970007779A KR 100236714 B1 KR100236714 B1 KR 100236714B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- process chamber
- wafer
- forming
- temperature
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
- H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
- H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 산화막이 하부 웨이퍼의 뒤틀림(Dislocation)에 의하여 불균일하게 형성되고, 그로 인하여 브레이크 다운을 일으키는 것을 방지하는 반도체 산화막 형성방법에 관한 것이다.
본 발명은, 산화막 형성을 위한 공정챔버 내부에서 제 1 안정화단계, 온도상승단계, 선열처리단계, 산화막형성단계, 후열처리단계, 온도하강단계, 제 2 안정화단계를 순차적으로 수행하여 웨이퍼 상에 산화막을 형성하는 반도체 산화막 형성방법에 있어서, 상기 선열처리단계 이전에 상기 웨이퍼의 구성물질을 재정렬하는 재결정화단계를 수행함을 특징으로 한다.
따라서, 웨이퍼 상에 형성되는 산화막이 브레이크 다운을 일으키는 것을 방지할 수 있는 효과가 있다.
Description
본 발명은 반도체 산화막 형성방법에 관한 것으로서, 보다 상세하게는 박형의 산화막이 하부 웨이퍼의 뒤틀림(Dislocation)에 의하여 불균일하게 형성되고, 그로 인하여 브레이크 다운(Break down)을 일으키는 것을 방지하는 반도체 산화막 형성방법에 관한 것이다.
통상, 전기적인 신호로 정보를 지우거나 기억시킬 수 있는 EEPROM(Electrical Erasable Program Read Only Memory), 상기 EEPROM의 집적도 한계를 극복하기 위해서 일괄 소거방식을 채택한 플래시 메모리(Flash Memory) 등의 비휘발성 메모리장치의 제조에서는 신호응답시간을 단축시키기 위하여 100Å 미만의 극히 얇은 터널링(Tunneling) 산화막을 실리콘(Si) 재질의 웨이퍼 상에 형성하여야 하고, 또한 데이터(Data) 저장시간의 장기화나 프로그래밍 사이클 횟수의 증가에 따라 균질한 양질의 막질특성을 가져야 하는 등 박막성과 균질성이 모두 요구된다.
상기 산화막의 박막성과 균질성은 그 하부 웨이퍼의 표면상태에 따라 달라질 수 있으며, 특히 100Å 미만의 극히 얇은 상기 터널링 산화막은 하부 웨이퍼의 표면상태에 크게 영향을 받는다.
통상, 반도체 산화막은, 도 1에 도시한 그래프에 따라 반도체 웨이퍼 상에 형성된다.
도 1을 참조하면, 상기 이온주입공정이 진행된 웨이퍼를 약 650℃ 정도의 공정챔버 내부에 투입한 후, 상기 공정챔버 내부로 질소(N2)가스가 공급되는 상태에서 약 30분동안 대기하는 제 1 안정화단계 공정을 진행한다.
다음으로, 공정챔버 내부로 공급되던 질소가스의 공급을 중단하고 산소(O2)가스를 공급하며 공정챔버의 온도를 분(Minute)당 약 10℃ 정도 상승시키는 온도상승시간을 약 25분동안 수행하여 공정챔버의 온도를 800℃ 내지 1,000℃로 상승시키는 온도상승단계 공정을 수행한다.
계속해서, 산소가스가 공급되는 공정챔버 내부의 온도를 약 800℃ 내지 1,000℃ 정도 유지하며 약 10분동안 웨이퍼를 열처리하는 선열처리단계 공정을 수행한다.
이어서, 산소가스 및 염화수소(HCl)가스가 혼합된 가스를 약 800℃ 내지 1,000℃ 정도의 공정챔버 내부에 공급하여 웨이퍼 상에 100Å 정도의 얇은 산화막을 형성하는 산화막형성단계 공정을 수행한다.
다음으로, 공정챔버 내부로 공급되던 산소가스 및 염화수소가스가 혼합된 가스의 공급을 중단한 후, 질소가스를 약 15분동안 800℃ 내지 1,000℃ 정도의 공정챔버 내부에 공급하여 상기 산화막이 형성된 웨이퍼를 가공하는 후열처리단계 공정을 수행한다.
계속해서, 상기 공정챔버로 질소가스가 공급되는 상태에서 분당 3.3℃ 정도로 공정챔버의 온도를 하강시켜 공정챔버의 온도를 약 650℃ 로 하강시키는 온도하강단계 공정을 수행한다.
마지막으로, 약 60분동안 공정챔버의 온도를 약 650℃ 정도 유지하는 제 2 안정화단계 공정을 수행함으로써 웨이퍼 상에 산화막을 형성하는 공정이 완료되고, 산화막이 형성된다.
그러나, 상기 산화막 형성공정 이전에 상기 하부 웨이퍼는 그 표면 상에 얇은 게이트(Gate) 산화막 및 포토레지스트막이 순차적으로 형성된 후, 마스크 및 빛을 이용하는 노광공정 및 케미컬을 이용하는 현상공정이 수행되어 일정영역의 포토레지스트를 제거하는 공정이 진행되고, 이어서, 포토레지스트가 제거된 특정영역에 붕소, 갈륨, 인듐 등의 P형 불순물 또는 질소, 인 등의 N형 불순물을 내부에 주입하는 이온주입공정이 선행된다.
따라서, 산화막 형성공정 이전에 선행되는 현상공정 및 이온주입공정 등의 선행공정들에서 현상액 즉, 케미컬에 의한 웨이퍼의 충격, 웨이퍼 내부로 주입되는 이온들에 의한 충격 및 에칭어택(Etching attack) 등의 여러 가지 원인에 의해서 웨이퍼가 뒤틀리게 되고, 그에 따라 뒤틀린 웨이퍼 상에 형성되는 산화막은 특히 그 두께가 얇아질수록 하부의 뒤틀린 웨이퍼에 의해서 막질의 균질성이 저하되어 브레이크 다운을 일으키는 등의 문제점이 있었다.
본 발명의 목적은, 터널링 산화막 형성공정 이전에 수행된 반도체장치 제조공정의 영향으로 뒤틀려진 웨이퍼를 재결정화 시킴으로써, 그 위에 형성되는 산화막의 균질성을 증대시키고, 브레이크 다운을 일으키는 것을 방지하는 반도체 산화막 형성방법을 제공하는 데 있다.
도 1은 종래의 반도체 산화막 형성방법을 설명하기 위한 그래프이다.
도 2는 본 발명에 따른 반도체 산화막 형성방법의 일 실시예를 설명하기 위한 그래프이다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 산화막 형성방법은, 산화막 형성을 위한 공정챔버 내부에서 제 1 안정화단계, 온도상승단계, 선열처리단계, 산화막형성단계, 후열처리단계, 온도하강단계, 제 2 안정화단계를 순차적으로 수행하여 웨이퍼 상에 산화막을 형성하는 반도체 산화막 형성방법에 있어서, 상기 선열처리단계 이전에 상기 웨이퍼의 구성물질을 재정렬하는 재결정화단계를 수행함을 특징으로 한다.
상기 재결정화단계는 상기 제 1 안정화단계와 상기 온도상승단계 사이에 이루어질 수 있으며, 상기 재결정화단계는 500℃ 내지 600℃ 정도의 상기 공정챔버 내부에서 50 분 내지 70분동안 산소가스가 공급되는 상태에서 이루어짐이 바람직하다.
이하, 본 발명의 구체적인 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 2는 본 발명에 따른 반도체 산화막 형성방법의 일 실시예를 설명하기 위한 그래프이다.
도 2를 참조하면, 600℃ 내지 700℃ 바람직하게는 약 650℃ 정도의 온도를 유지하며, 일정량의 질소가스가 공급되는 공정챔버에 이온주입공정이 진행된 웨이퍼를 투입한 후, 약 30분동안 유지하는 제 1 안정화단계 공정을 진행한다.
다음으로, 공정챔버의 내부온도를 분당 3.0℃ 내지 3.6℃ 정도 바람직하게는 3.3℃ 정도 하강하여 500℃ 내지 600℃ 정도 바람직하게는 550℃ 정도로 하강시키는 제 1 온도하강단계 공정을 수행한다.
이어서, 500℃ 내지 600℃ 정도 바람직하게는 550℃ 정도의 공정챔버 내부에서 상기 이온주입공정 등의 선행된 반도체장치 제조공정에 의해서 웨이퍼의 격자에 이상이 발생하여 뒤틀림현상이 발생된 웨이퍼의 격자를 재정렬하는 재결정화단계 공정을 수행한다. 상기 재결정화단계 공정은 상기 공정챔버 내부로 산소가스가 공급되는 상태에서 50 분 내지 70분동안 바람직하게는 60분동안 진행된다. 이 재결정화단계 동안에도 웨이퍼는 산소분위기 하에 있으므로 부분적인 산화가 일어날 수 있다.
다음으로, 산소가스를 계속 공급하며 공정챔버의 온도를 분(Minute)당 약 10℃ 정도 상승시키는 온도상승시간을 약 25분동안 수행하여 공정챔버의 온도를 800℃ 내지 1,000℃로 상승시키는 온도상승단계 공정을 수행한다.
계속해서, 산소가스가 공급되는 공정챔버 내부의 온도를 약 800℃ 내지 1,000℃ 정도 유지하며 약 10분동안 웨이퍼를 열처리하는 선열처리단계 공정을 수행한다.
이어서, 산소가스 및 염화수소가스가 혼합된 가스를 약 800℃ 내지 1,000℃ 정도의 공정챔버 내부에 공급하여 웨이퍼 상에 100Å 정도의 얇은 산화막을 형성하는 산화막형성단계 공정을 수행한다.
다음으로, 공정챔버 내부로 공급되던 산소가스 및 염화수소가스가 혼합된 가스의 공급을 중단한 후, 질소가스를 약 15분동안 800℃ 내지 1,000℃ 정도의 공정챔버 내부에 공급하여 상기 산화막이 형성된 웨이퍼를 가공하는 후열처리단계 공정을 수행한다.
계속해서, 상기 공정챔버로 질소가스가 공급되는 상태에서 분당 3.3℃ 정도로 공정챔버의 온도를 하강시켜 공정챔버의 온도를 약 650℃ 로 하강시키는 제 2 온도하강단계 공정을 수행한다.
마지막으로, 약 60분동안 공정챔버의 온도를 약 650℃ 정도 유지하는 제 2 안정화단계 공정을 수행함으로써 웨이퍼 상에 터널링 산화막을 형성하는 공정이 완료된다.
따라서, 본 발명에 의하면 산화막 형성공정 이전에 선행된 포토공정, 이온주입공정 등의 진행에 의하여 발생된 웨이퍼의 격자결함 또는 뒤틀림을 제거하기 위하여 선열처리공정 진행 이전에 재결정화공정을 진행하므로써 상기 격자결함 및 뒤틀림 등을 제거하여 웨이퍼 상에 형성되는 산화막이 균질하게 형성되도록 하여 브레이크 다운을 일으키는 것을 방지할 수 있는 효과가 있다.
이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.
Claims (8)
- 산화막 형성을 위한 공정챔버 내부에서 제 1 안정화단계, 온도상승단계, 선열처리단계, 산화막형성단계, 후열처리단계, 온도하강단계, 제 2 안정화단계를 순차적으로 수행하여 웨이퍼 상에 산화막을 형성하는 반도체 산화막 형성방법에 있어서, 상기 선열처리단계 이전에 상기 웨이퍼의 구성물질을 재정렬하는 재결정화단계를 수행함을 특징으로 하는 반도체 산화막 형성방법.
- 제 1 항에 있어서, 상기 재결정화단계는 상기 제 1 안정화단계와 상기 온도상승단계 사이에 이루어짐을 특징으로 하는 상기 반도체 산화막 형성방법.
- 제 2 항에 있어서, 상기 재결정화단계는 500℃ 내지 600℃ 정도의 상기 공정챔버 내부에서 수행됨을 특징으로 하는 상기 반도체 산화막 형성방법.
- 제 3 항에 있어서, 상기 재결정화단계는 50 분 내지 70분동안 상기 공정챔버 내부에서 수행됨을 특징으로 하는 상기 반도체 산화막 형성방법.
- 제 4 항에 있어서, 상기 재결정화단계는 산소가스가 상기 공정챔버 내부로 공급되는 상태에서 수행됨을 특징으로 하는 상기 반도체 산화막 형성방법.
- 제 3 항에 있어서, 상기 제 1 안정화단계는 600℃ 내지 700℃ 정도의 상기 공정챔버 내부에서 수행됨을 특징으로 하는 상기 반도체 산화막 형성방법.
- 제 6 항에 있어서, 상기 제 1 안정화단계에서 상기 재결정화단계의 형성은 상기 공정챔버의 내부온도가 분당 3.0℃ 내지 3.6℃로 하강함으로서 이루어짐을 특징으로 하는 상기 반도체 산화막 형성방법.
- 제 7 항에 있어서, 상기 온도상승단계는 상기 공정챔버의 내부온도가 분당 7℃ 내지 13℃ 정도 상승함으로서 이루어짐을 특징으로 하는 상기 반도체 산화막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970007779A KR100236714B1 (ko) | 1997-03-07 | 1997-03-07 | 반도체 산화막 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970007779A KR100236714B1 (ko) | 1997-03-07 | 1997-03-07 | 반도체 산화막 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980072815A KR19980072815A (ko) | 1998-11-05 |
| KR100236714B1 true KR100236714B1 (ko) | 2000-01-15 |
Family
ID=19499125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970007779A KR100236714B1 (ko) | 1997-03-07 | 1997-03-07 | 반도체 산화막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100236714B1 (ko) |
-
1997
- 1997-03-07 KR KR1019970007779A patent/KR100236714B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980072815A (ko) | 1998-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100557995B1 (ko) | 부유트랩형 비휘발성 메모리 셀을 갖는 반도체 장치 및그의 제조방법 | |
| EP1556887B1 (en) | Nitrogen oxidation of etched mos gate structure | |
| US5811334A (en) | Wafer cleaning procedure useful in the manufacture of a non-volatile memory device | |
| KR100537554B1 (ko) | 반도체 소자의 산화막 형성 방법 | |
| KR100236714B1 (ko) | 반도체 산화막 형성방법 | |
| KR100785107B1 (ko) | 디스컴 유도 결함들을 감소시킴으로써 고품질의 다양한 두께를 갖는 산화물층들을 형성하는 방법 | |
| US5279981A (en) | Method of reducing the trap density of an oxide film for application to fabricating a nonvolatile memory cell | |
| KR100737984B1 (ko) | 고온의 디스컴 공정을 이용하여 고품질의 다양한 두께를갖는 산화물층들을 형성하는 방법 | |
| KR100542395B1 (ko) | 낸드 플래시 소자의 제조 방법 | |
| KR100647002B1 (ko) | 플래시 이이피롬의 폴리사이드 산화 방법 | |
| KR100398505B1 (ko) | 단결정 실리콘 웨이퍼의 ｃｏｐ 제거방법 | |
| US6900111B2 (en) | Method of forming a thin oxide layer having improved reliability on a semiconductor surface | |
| KR100545990B1 (ko) | 실리콘웨이퍼 내의 금속 불순물 제거 방법 | |
| JP2550561B2 (ja) | 絶縁物薄膜の製造方法 | |
| KR100246776B1 (ko) | 반도체 소자의 산화막 형성방법 | |
| KR100367396B1 (ko) | 플래쉬메모리소자의게이트전극형성방법 | |
| KR100293819B1 (ko) | 반도체 소자의 제조방법 | |
| KR100290478B1 (ko) | 반도체 소자의 폴리실리콘막 형성 방법 | |
| KR100232232B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| US6939766B1 (en) | Method for fabricating a flash memory device | |
| JP2006135011A (ja) | 半導体記憶装置 | |
| KR20000044899A (ko) | 텅스텐 실리사이드의 블로잉 업 방지 방법 | |
| KR20040051668A (ko) | 반도체 소자의 제조방법 | |
| KR19990005877A (ko) | 반도체 소자의 고부하 레지스터 제조방법 | |
| JP2000294663A (ja) | 酸化膜の形成方法及び半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20071001 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |