KR100236189B1

KR100236189B1 - Manufacturing method of capacitor

Info

Publication number: KR100236189B1
Application number: KR1019960066168A
Authority: KR
Inventors: 홍진기
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1996-12-16
Filing date: 1996-12-16
Publication date: 1999-12-15
Also published as: KR19980047655A

Abstract

본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서 게이트 전극 및 불순물영역을 포함하는 트랜지스터가 형성된 반도체기판 상에 절연층을 형성하고 상기 절연층을 선택식각하여 상기 불순물영역을 노출시키는 공정과, 상기 불순물영역과 접촉되도록 불순물이 도핑된 다결정실리콘을 증착하고 패터닝하여 스토리지전극을 형성하는 공정과, 상기 스토리지전극의 표면에 다수 개의 반구형을 이루도록 건식식각하는 공정과, 상기 스토리지 전극의 표면에 유전층을 형성하고 이 유전층 및 상기 절연층 상에 플레이트 전극을 형성하는 공정을 구비한다. 따라서, 스토리지전극의 표면적을 크게하여 용량을 증가시킬 수 있다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device, comprising: forming an insulating layer on a semiconductor substrate on which a transistor including a gate electrode and an impurity region is formed, and selectively etching the insulating layer to expose the impurity region; Forming a storage electrode by depositing and patterning polycrystalline silicon doped with an impurity so as to be in contact with a region, and dry etching to form a plurality of hemispheres on the surface of the storage electrode, and forming a dielectric layer on the surface of the storage electrode And forming a plate electrode on the dielectric layer and the insulating layer. Therefore, the capacity can be increased by increasing the surface area of the storage electrode.

Description

Manufacturing method of capacitor

제1도(a) 내지 (c)는 종래 기술에 따른 커패시터의 제조방법을 도시하는 공정도1 (a) to (c) is a process diagram showing a method of manufacturing a capacitor according to the prior art

제2도(a) 내지 (c)는 종래 기술에 따른 커패시터의 제조방법을 도시하는 공정도2 (a) to (c) is a process chart showing a method of manufacturing a capacitor according to the prior art

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

31 : 반도체기판 33 : 게이트산화막31 semiconductor substrate 33 gate oxide film

35 : 게이트전극 37 : 캡산화막35 gate electrode 37 cap oxide film

39 : 측벽 41 : 확산영역39 side wall 41 diffusion region

43 : 절연층 45 : 스토리지전극43: insulating layer 45: storage electrode

47 : 유전층 49 : 플레이트전극47: dielectric layer 49: plate electrode

본 발명은 반도체장치의 커패시터의 제조방법에 관한 것으로서, 특히, 스토리지 전극의 표면적을 증가시켜 용량을 증가시킬 수 있는 커패시터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor capable of increasing capacity by increasing the surface area of a storage electrode.

반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 커패시터가 일정한 축전 용량을 갖도록 축전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다. 축전 밀도를 증가시키기 위해서는 커패시터를 적층(stacked) 또는 트렌치(trench)의 3차원 구조로 형성하는 방법이 있다.Many studies have been conducted to increase the storage density so that the capacitor has a constant storage capacity even if the cell area is reduced due to the high integration of the semiconductor device. In order to increase the storage density, there is a method of forming a capacitor in a stacked or trenched three-dimensional structure.

상기 3차원 구조를 갖는 커패시터 중 적층 구조를 갖는 것은 제조 공정이 용이하고 대량 생산에 적합한 구조로서 축전 용량을 증대시키는 동시에 알파 입자(α particle)에 의한 전하 정보 혼란에 대하여 면역성을 갖는다. 적층 커패시터는 스토리지전극(stroage electrode)에 따라 2중 적층(double stacked)구조, 핀(fin) 구조 또는 크라운(crown) 구조 등으로 구별된다.The laminated structure among the capacitors having the three-dimensional structure is a structure that is easy to manufacture and suitable for mass production, while increasing the storage capacity and being immune to the disturbance of charge information caused by alpha particles. Stacked capacitors are classified into a double stacked structure, a fin structure, or a crown structure according to storage electrodes.

제1도(a) 내지 (c)는 종래 기술에 따른 커패시터의 제조방법을 도시하는 공정도이다.1 (a) to (c) are process diagrams showing a method of manufacturing a capacitor according to the prior art.

제1도(a)를 참조하면, 반도체기판(11) 상에 트랜지스터가 형성된다. 상기 트랜지스터는 반도체기판(11)과 사이에 게이트산화막(13)을 개재시켜 형성된 게이트전극(15)과 소오스 및 드레인영역으로 이용되는 불순물 확산영역(21)을 포함한다. 상기에서 게이트전극(15)의 상부에 캡산화막(17)이 형성되고 측면에 LDD(Light Doped Drain) 구조를 형성하는 측벽(19)이 형성된다. 상술한 구조의 전 표면에 화학적기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘을 증착하여 절연층(23)을 형성한다.Referring to FIG. 1A, a transistor is formed on a semiconductor substrate 11. The transistor includes a gate electrode 15 formed between the semiconductor substrate 11 and a gate oxide film 13 and an impurity diffusion region 21 used as a source and a drain region. The cap oxide layer 17 is formed on the gate electrode 15, and sidewalls 19 are formed on the side to form a light doped drain (LDD) structure. The insulating layer 23 is formed by depositing silicon oxide on the entire surface of the above-described structure by chemical vapor deposition (hereinafter, referred to as CVD).

제1도(b)를 참조하면, 절연층(23)을 확산영역(21)의 소정 부분이 노출되도록 포토리쏘그래피(photolithography)으로 제거한다. 이 때, 캡산화막(17) 및 측벽(19)은 게이트전극(15)이 노출되는 것을 방지한다. 그리고, 절연층(23) 상에 불순물이 도핑된 다결정실리콘층을 CVD 방법으로 확산영역(21)과 접촉되어 전기적으로 연결되도록 증착한다. 그리고, 다결정실리콘층을 확산영역(21)과 접촉되는 부분 및 그 주위를 포함하는 부분을 제외한 나머지 부분을 절연층(23)이 노출되도록 포토리쏘그래피 방법으로 제거하여 스토리지전극(25)를 형성한다.Referring to FIG. 1B, the insulating layer 23 is removed by photolithography to expose a predetermined portion of the diffusion region 21. At this time, the cap oxide film 17 and the side wall 19 prevent the gate electrode 15 from being exposed. In addition, a polysilicon layer doped with impurities on the insulating layer 23 is deposited to be in electrical contact with the diffusion region 21 by the CVD method. Then, the storage layer 25 is formed by removing the polysilicon layer by photolithography so that the insulating layer 23 is exposed, except for the portion in contact with the diffusion region 21 and the portion including the periphery thereof. .

제1도(c)를 참조하면, 스토리지전극(25)의 표면 상에 유전층(27)을 형성하고, 이 유전층(27) 및 절연층(23) 상에 불순물이 도핑된 다결정실리콘층을 증착하여 플레이트전극(29)을 형성하므로써 커패시터의 제조를 완료한다.Referring to FIG. 1C, a dielectric layer 27 is formed on a surface of the storage electrode 25, and a polysilicon layer doped with impurities is deposited on the dielectric layer 27 and the insulating layer 23. The capacitor electrode is completed by forming the plate electrode 29.

그러나, 상술한 종래의 커패시터 제조방법은 스토리지전극의 표면적을 크게하는데 한계가 있으므로 용량을 증가시키기 어려운 문제점이 있었다.However, the conventional capacitor manufacturing method described above has a problem in that it is difficult to increase the capacity because there is a limit in increasing the surface area of the storage electrode.

따라서, 본 발명의 목적은 스토리지전극의 표면적을 크게하여 용량을 증가시킬 수 있는 커패시터의 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a capacitor that can increase the capacity by increasing the surface area of the storage electrode.

상기 목적을 달성하기 위한 본 발명에 따른 커패시터의 제조방법은 게이트전극 및 불순물영역을 포함하는 트랜지스터가 형성된 반도체기판 상에 절연층을 형성하고 상기 절연층을 선택식각하여 상기 불순물영역을 노출시키는 공정과, 상기 불순물영역과 접촉되도록 불순물이 도핑된 다결정실리콘을 증착하고 패터닝하여 스토리지전극을 형성하는 공정과, 상기 스토리지전극의 표면을 0.8~1.5 Torr의 압력에서 15~50sccm의 CHF₃및 450~485sccm의 O₂를 흘려 주면서 150~300W 정도의 RF 전력으로 다운 스트림(down stream) 방식을 이용한 건식식각하여 다수 개의 반구를 형성하는 공정과, 상기 스토리지전극의 표면에 유전층을 형성하고 이 유전층 및 상기 절연층 상에 플레이트전극을 형성하는 공정을 구비한다.According to another aspect of the present invention, there is provided a method of manufacturing a capacitor, including: forming an insulating layer on a semiconductor substrate on which a transistor including a gate electrode and an impurity region is formed, and selectively etching the insulating layer to expose the impurity region; Depositing and patterning polycrystalline silicon doped with impurities to contact the impurity region to form a storage electrode; and forming a surface of the storage electrode at 15 to 50 sccm of CHF ₃ and 450 to 485 sccm at a pressure of 0.8 to 1.5 Torr. Forming a plurality of hemispheres by dry etching using a downstream method with an RF power of about 150 to 300 W while flowing O ₂ ; forming a dielectric layer on the surface of the storage electrode, and the dielectric layer and the insulating layer. Forming a plate electrode on the substrate;

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제2도(a) 내지 (c)는 본 발명에 따른 커패시터의 제조방법을 도시하는 공정도이다.2 (a) to 2 (c) are process diagrams illustrating a method of manufacturing a capacitor according to the present invention.

제2도(a)를 참조하면, 반도체기판(31) 상에 트랜지스터가 형성된다. 상기 트랜지스터는 반도체기판(31)과 사이에 게이트산화막(33)을 개재시켜 형성된 게이트전극(35)과 소오스 및 드레인영역으로 이용되는 불순물 확산영역(41)을 포함한다. 상기에서 게이트전극(35)의 상부에 캡산화막(37)이 형성되고 측면에 LDD구조를 형성하는 측벽(39)이 형성된다. 그리고, 상술한 구조의 전 표면에 CVD 방법으로 산화실리콘을 증착하여 절연층(43)을 형성한다.Referring to FIG. 2A, a transistor is formed on the semiconductor substrate 31. The transistor includes a gate electrode 35 formed between the semiconductor substrate 31 and a gate oxide film 33 and an impurity diffusion region 41 used as a source and a drain region. The cap oxide layer 37 is formed on the gate electrode 35 and the sidewalls 39 forming the LDD structure are formed on the side surface thereof. Then, silicon oxide is deposited on the entire surface of the structure described above by CVD to form an insulating layer 43.

제2도(b)를 참조하면, 절연층(43)을 확산영역(41)의 소정 부분이 노출되도록 포토리쏘그래피(photolithography)으로 제거한다. 이 때, 캡산화막(37) 및 측벽(39)은 오정렬에 의해 게이트전극(35)이 노출되는 것을 방지한다. 그리고, 절연층(43) 상에 불순물이 도핑된 다결정실리콘층을 CVD 방법으로 확산영역(41)과 접촉되어 전기적으로 연결되도록 증착한다. 그리고, 다결정실리콘층 상에 감광막(도시되지 않음)을 도포한다. 그 다음, 감광막을 노광 및 현상하여 확산영역(41) 및 게이트전극(35)과 중첩되는 부분을 제외한 나머지 부분의 다결정실리콘을 노출시킨다. 감광막을 마스크로 사용하여 다결정실리콘의 노출된 부분을 절연층(43)이 노출되도록 식각하여 스토리지전극(45)을 형성하고 감광막을 제거한다.Referring to FIG. 2B, the insulating layer 43 is removed by photolithography to expose a predetermined portion of the diffusion region 41. At this time, the cap oxide film 37 and the side wall 39 prevent the gate electrode 35 from being exposed by misalignment. Then, a polysilicon layer doped with an impurity on the insulating layer 43 is deposited to be in electrical contact with the diffusion region 41 by the CVD method. Then, a photosensitive film (not shown) is applied on the polycrystalline silicon layer. Next, the photoresist is exposed and developed to expose the polysilicon of the remaining portions except for the portions overlapping the diffusion region 41 and the gate electrode 35. Using the photoresist as a mask, the exposed portion of the polysilicon is etched to expose the insulating layer 43 to form the storage electrode 45 and the photoresist is removed.

스토리지전극(45)을 다운 스트림(down stream) 방식을 이용한 건식 식각으로 표면에 다수 개의 반구형을 형성하여 표면적을 증가시킨다. 상기에서 건식 식각을 0.8~1.5 torr의 압력에서 15~50sccm의 CHF₃및 450~485sccm의 O₂를 흘려주면서 150~300W 정도의 RF 전력을 사용하여 실시한다. 이 때, 스토리지전극(45)을 형성하는 다결정시리콘의 표면 중 화학적으로 불안정한 결정 입계(grain boundary)와 결정 입계의 교차점인 3중 접합점(tripple junction) 부분이 선택적으로 식각되어 다수 개의 반구형이 형성된다. 그러므로, 스토리지전극(45)의 표면적이 증가된다.The storage electrode 45 is dry-etched using a downstream method to form a plurality of hemispherical shapes on the surface to increase the surface area. Dry etching is performed using RF power of about 150-300 W while flowing CHF _{3 of} 15-50 sccm and O ₂ of 450-485 sccm at a pressure of 0.8-1.5 torr. At this time, a portion of the triple junction, which is an intersection point of the chemically unstable grain boundary and the grain boundary, is selectively etched on the surface of the polycrystalline silicon forming the storage electrode 45 to form a plurality of hemispherical shapes. do. Therefore, the surface area of the storage electrode 45 is increased.

제2도(c)를 참조하면, 스토리지전극(45)의 표면 상에 유전층(47)을 형성한다. 유전층(47)은 스토리지전극(45)의 표면을 산화한 후 질화막을 증착하여 형성한다. 상기에서, 스토리지전극(45)의 표면적이 크므로 유전층(47)의 표면적도 크게 형성된다. 그리고, 유전층(47) 및 절연층(43) 상에 불순물이 도핑된 다결정실리콘층을 증착하여 플레이트전극(49)을 형성하므로써 커패시터의 제조를 완료한다.Referring to FIG. 2C, the dielectric layer 47 is formed on the surface of the storage electrode 45. The dielectric layer 47 is formed by oxidizing the surface of the storage electrode 45 and then depositing a nitride film. In the above, since the surface area of the storage electrode 45 is large, the surface area of the dielectric layer 47 is also large. In addition, a capacitor is doped by depositing a polysilicon layer doped with impurities on the dielectric layer 47 and the insulating layer 43 to complete the manufacture of the capacitor.

상술한 바와 같이 본 발명에 따른 커패시터의 제조방법은 스토리지전극을 다운스트림 방식을 이용한 건식 식각으로 표면 중 화학적으로 불안정한 결정 입계와 결정 입계의 교차점인 3중 접합점 부분을 선택적으로 식각하므로써 다수 개의 반구형이 형성되어 표면적을 증가시킨다.As described above, in the method of manufacturing a capacitor according to the present invention, a plurality of hemispheres are formed by selectively etching triple junction points, which are intersections of chemically unstable grain boundaries and grain boundaries, on the surface by dry etching using a storage electrode downstream. Is formed to increase the surface area.

따라서, 본 발명은 스트로지전국의 표면적을 크게하여 용량을 증가시킬 수 있는 잇점이 있다.Therefore, the present invention has the advantage of increasing the capacity by increasing the surface area of the straw country.

Claims

Forming an insulating layer on a semiconductor substrate having a transistor including a gate electrode and an impurity region, and selectively etching the insulating layer to expose the impurity region;

Depositing and patterning polycrystalline silicon doped with impurities so as to contact the impurity region to form a storage electrode, and the surface of the storage electrode at 15 to 50 sccm of CHF ₃ and 450 to 485 sccm of O at a pressure of 0.8 to 1.5 Torr. Forming a plurality of hemispheres by dry etching using a downstream method with an RF power of about 150 ~ 300W while flowing ₂ , and forming a dielectric layer on the surface of the storage electrode and on the dielectric layer and the insulating layer A method of manufacturing a capacitor comprising the step of forming a plate electrode on the.