KR100234397B1 - 반도체장치의 금속배선 형성방법 - Google Patents

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Abstract

화학기상증착(CVD) 방식을 이용하여 금속배선을 형성하는 공정에서 하지막(under layer)의 결정성을 향상할 수 있는 반도체 장치의 금속배선 형성방법에 관하여 개시되어 있다. 이를 위하여 본 발명은, 반도체 기판 상에 콘택홀을 갖는 절연막을 형성하는 단계와, 상기 콘택홀의 바닥에 오믹층(Ohmic layer)을 형성하는 단계와, 상기 결과물의 전면에 콜리메이트(collimator)를 사용하지 않고 질소를 포함하는 금속질화막으로 구성된 장벽층(barrier layer)을 형성하는 단계와, 상기 결과물에 질화처리를 진행하는 단계와, 상기 장벽층의 상부에 금속배선층을 증착하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법을 제공한다. 따라서, 금속배선층의 하지막인 장벽층(barrier layer)의 질소의 조성을 높여서 연속되는 화학기상증착 방식에 의한 금속배선 형성시에, 초기의 핵 형성을 보다 매끄럽고 치밀하게 할 수 있도록 함으로써 금속배선의 표면상태를 향상시킬 수 있다.

Description

반도체 장치의 금속배선 형성방법{Metal line forming method in silicon processing}
본 발명은 반도체 장치의 금속배선 형성 공정에 관한 것으로서, 특히 화학기상증착(CVD: Chemical Vapor deposition, 이하 'CVD'라 칭함) 방식을 이용하여 금속배선을 형성하는 공정에서 하지막(under layer)의 결정성을 향상할 수 있는 반도체 장치의 금속배선 형성방법에 관한 것이다.
반도체 장치의 배선 구조가 다층화 됨에 따라 콘택홀의 경우, 횡방향과 같은 비율로 종방향의 사이즈를 기하학적으로 축소하기가 어려워져서 종횡비(aspect ratio)가 증가일로에 있고, 이에 따라, 배선(interconnection) 기술의 중요성이 대두되고 있다. 종래의 알루미늄(Al) 스퍼터링(sputtering) 방식에 의한 배선 방법은, 콘택홀의 종횡비가 큰 경우, 즉 콘택홀이 높은 단차를 가지며 사이즈가 작은 경우에는, 콘택홀 내부에 보이드(Void) 등의 결함이 발생하거나 단차도포성(step coverage) 불량하기 때문에 금속배선 단락이나 힐록(Hillock)을 유발시켜 반도체 소자의 신뢰성을 저하시키는 원인이 되었다. 따라서, 최근에는 콘택홀을 채우는 매몰 특성이 우수한 CVD에 의한 금속배선 방법이 이용되게 되었다. 하지만, CVD에 의한 금속배선 공정은 금속배선층과 금속배선층의 하지막(under layer)를 연속적으로 인시튜(in-situ)로 증착하지 못하므로 하지막과 금속배선층을 따로 형성하는 과정에서 하지막의 표면에 형성된 자연산화막(native oxide)을 제거해야 하는 문제가 발생한다. 또한, 금속배선층인 알루미늄막의 표면상태가 불규칙적으로 균일하지 못한 문제가 발생한다.
도1 내지 도2은 종래의 CVD을 통한 금속배선 형성방법을 설명하기 위하여 도시한 도면들이다.
도1은 종래의 화학기상증착 방식을 통한 금속배선 형성방법을 설명하기 위하여 도시한 흐름도(flow chart)이다.
도1을 참조하면, 종래기술에 있어서의 하부구조가 형성되어 있는 반도체 기판 상에 장벽층과 금속배선층 형성공정을 플루차트(Flow chart)로 도시한 도면이다. 상세히 설명하면, 종래에 있어서는 금속배선층의 하지막(under layer)으로서의 장벽층(barrier layer)은 티타늄 나이트라이드(TiN)막으로 구성되고, 콜리메이트(Collimator)를 이용한 물리기상증착(PVD: Physical Vapor Deposition, 이하 'PVD'라 칭함) 방식으로 형성하였다. 이어서, 열처리(annealing)를 실시한 후, CVD 방식에 의한 금속배선층, 즉 알루미늄막을 증착하여서 금속배선 형성공정을 진행하였다.
여기서, 상기 콜리메이트(collimator)는 금속이온이 증착되는 웨이퍼와 금속이온을 발생하는 소스(source) 사이에 설치되어 웨이퍼 상에 형성되는 금속배선막의 단차도포성(step coverage) 특성을 향상시키는 장치로 장벽층 및 금속배선 형성공정에서 모두 이용되고 있는 장치이다 .
이때, 상기 콜리메이트를 이용한 PVD 방식으로 장벽층을 형성하고 열처리후, 스퍼터링 방식으로 알루미늄막을 형성하였을 때의 금속배선층인 알루미늄막과, 하지막인 장벽층과의 화학결합 상태를 보여주는 화학구조식은 다음과 같다.
이때에는, Ti와 N의 조성분포가 1:1인 상태를 보이고 있다.
도2는 종래의 금속배선 형성공정에 의한 금속배선층의 표면을 나타낸 주사전자 현미경(SEM: Scanning Electron Microscope, 이하 'SEM'이라 칭함) 사진이다. 상술한 바와 같이 콜리메이트를 사용한 PVD 방식으로 장벽층을 형성하고 금속배선층을 형성하였을 때는, 금속배선층을 형성하는 공정인 CVD 공정이 하지막인 장벽층의 표면의 결정성에 매우 민감한 반응을 나타내기 때문에, 표면에 울퉁불퉁한 굴곡을 갖는 낱알(grain, 1)이 형성된다. 이러한 울퉁불퉁한 굴곡을 갖는 낱알(grain, 1)은 금속배선층인 알루미늄막의 표면상태가 불규칙적이고 균일하지 않게하여 반도체 소자의 신뢰도를 저하하는 문제를 유발한다
본 발명이 이루고자 하는 기술적 과제는 금속배선의 하지막인 장벽층(Barrier layer) 표면의 결정의 상태를 조절하여, 후속공정에서 화학 기상증착 방식에 의해 형성되는 금속배선층의 표면상태를 균일하게 할수 있는 반도체 장치의 금속배선 형성방법을 제공하는데 있다.
도1은 종래의 화학기상증착 방식을 통한 금속배선 형성방법을 설명하기 위하여 도시한 흐름도(flow chart)이다.
도2는 종래의 금속배선 형성공정에 의한 금속배선층의 표면을 나타낸 주사전자 현미경(SEM) 사진이다.
도3 내지 도6은 본 발명의 바람직한 실시예에 따른 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다.
도7은 본 발명의 금속배선 형성공정에 의한 금속배선층의 표면을 나타낸 주사전자 현미경(SEM) 사진이다.
* 도면의 주요 부호에 대한 설명
100: 반도체 기판, 102: 절연층,
104: 콘택홀, 106: 오믹층(ohmic layer),
108: 장벽층(barrier layer), 110: 금속배선층
상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판 상에 콘택홀을 갖는 절연막을 형성하는 단계와, 상기 콘택홀의 바닥에 오믹층(Ohmic layer)을 형성하는 단계와, 상기 결과물의 전면에 콜리메이트(collimator)를 사용하지 않고 질소를 포함하는 금속질화막으로 구성된 장벽층(barrier layer)을 형성하는 단계와, 상기 결과물에 질화처리를 수행하는 단계와, 상기 장벽층의 상부에 금속배선층을 증착하여 금속배선 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법을 제공한다.
상기 오믹층(ohmic layer)은 금속 실리사이드인 것이 적합하고, 상기 금속배선층은 알루미늄(Al), 텅스턴(W), 구리(Cu), 백금(Pt), 금(Au) 및, 이를 포함하는 합금 중에서 선택된 하나인 것이 바람직하다.
상기 장벽층의 상부에 금속배선을 증착하는 방법은 화학기상 증착(CVD) 방식인 것이 바람직하다.
상기 질화처리는 N2또는NH3의 분위기에서 400∼600℃의 온도 범위로 열처리, 600∼900℃의 온도 범위에서 급속 열처리 및 RF 플라즈마 처리중에서 선택된 하나로 추가로 처리하여 질소의 조성을 높이는 것이 바람직하다.
상기 금속질화막으로 구성된 장벽층(barrier layer)은 실리콘(Si) 또는 붕소(B)로 되어있는 불순물이 첨가되어 있는 것이 바람직하다.
본 발명에 따르면, 금속배선층의 표면의 상태를 매끄럽게 유지하여 반도체 소자의 신뢰도를 향상할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다
도3 내지 도6은 본 발명에 따른 반도체 장치의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다.
도3은 콘택홀을 갖는 절연막을 형성하는 단계를 나타낸다.
도3를 참조하면, 하부구조가 형성되어 있는 반도체 기판(100)에 절연막(102)을 형성하고, 상기 절연막(102)에 사진/식각 공정을 진행하여 콘택홀(104)을 정의하였을 때의 단면도이다.
도4를 참조하면, 상기 절연막(102)에 콘택홀이 형성되어 있는 반도체 기판에 마스크를 사용하지 않고 티타늄(Ti)을 증착하여 열처리 공정(annealing)을 진행한다. 이때, 콘택홀의 상부에는 티타늄과 반도체 기판(100) 중에 실리콘이 열에 의해 반응하여 형성된 오믹층(ohmic layer, 106), 예컨대, 티타늄 실리사이드가 형성되고, 절연막(102) 에 증착되어 있는 티타늄은 그대로 남아 있게 된다. 상기 반응하지 않고 절연막에 증착되어 있는 티타늄은 식각 공정을 통하여 제거한다.
여기서, 오믹층(106)을 구성하는 금속 실리사이드를 본 발명의 바람직한 실시예에서는 티타늄에 한정하여 설명하지만, 이는 예시적인 것이지 한정하는 의미가 아니다. 상기 금속 실리사이드에 이용되는 금속으로 티타늄 대신에 코발트, 텅스텐, 몰리브덴, 바나늄 및 지르코늄중에 하나를 선택하여 치환하여도 가능하다.
도5을 참조하면, 상기 오믹층이 형성된 반도체 기판의 전면에 마스크를 사용하지 않는 블랭킷(blanket)으로 PVD 또는 CVD 방식으로 장벽층(barrier layer, 108)을 형성한다. 이때 장벽층(108)의 재질로는 질소를 포함하는 금속 질화막이 적합하며, 전기적인 특정을 변화시키기 위하여 실리콘(Si) 또는 붕소(B)와 같은 불순물을 첨가한다. 이러한 질소를 포함하는 금속 질화막의 대표적인 경우는 TiN, TixSiyNz, TaN, TaxSiyNz, CoxSiyNz 등이 가능한데, 본 발명의 바람직한 실시예에서는 TiN을 예시적으로 사용하여 설명하기로 한다.
또한, 상기 장벽층을 형성하는 방식은, 종래의 기술과는 달리 본 발명에서는 콜리메이트(collimator)를 사용하지 않고 형성한다. 이는 콜리메이트를 사용하여 장벽층을 형성할 경우에는 질소와 티타늄의 조성비가 항상 1:1을 유지하게 되고, 장벽층(108)내에서 질소의 조성을 높이는데 한계가 있다. 하지만 콜리메이트를 사용하지 않는 경우에는, 장벽층(108)내에서 질소의 조성비를 티타늄과 비교하여 높게 형성하는 것이 가능하다. 여기서, 장벽층 내에서 질소의 조성비를 높이는 것(N Rich)은 본 발명의 목적을 달성하는 핵심 사상이다. 왜냐하면, 후속되는 공정에서 CVD 방식에 의한 금속배선막, 예컨대, 알루미늄막을 증착시에, 알루미늄 원자와 질소 원자간의 결합 에너지(Al-N formation energy : 298。K의 온도에서 -74.8 ㎉/㏖)가 알루미늄과 티타늄간의 결합에너지(Al-Ti formation energy : 723。K의 온도에서 -55.8 ㎉/㏖))보다 크므로 초기 핵 형성시에 용이하게 질소원자와 알루미늄의 핵 형성을 할 수 있다.
상술한 바와 같이, CVD 공정의 초기에 알루미늄 원자가 티타늄과는 결합하지 않고 질소와 결합하기 때문에 CVD 공정에서 하지막(under layer)인 장벽층(108)에 질소의 조성비를 높이는 것은 초기의 알루미늄이 증착되는 조건을 좋게 만든다. 즉, 핵 형성 위치를 작고, 균일하고 골고루 분포시켜 주는 역할을 하게 된다. 이것은 CVD에 의한 알루미늄막의 두껍게 형성하였을 때에도 표면의 상태를 매끄럽게 해주는 중요한 작용을 한다,
또한 장벽층(108)의 형성후에, 후속되는 열처리 공정에서 N2또는NH3의 분위기에서 열처리, 급속 열처리 및 RF 플라즈마 처리중에서 선택된 하나로 추가 처리하여 질소의 조성을 높인다.
이러한, N2또는NH3의 분위기에서 열처리, 급속 열처리 및 RF 플라즈마 처리를 하는 것은 본 발명의 목적을 달성하는 또 다른 수단이 된다. 즉, 상기 콜리메이트를 사용하지 않고 장벽층(108)내의 질소의 조성을 높인 상태에서 질소 가스를 포함하는 분위기에서 후속처리를 함으로써, 장벽층(108)내에 질소의 조성을 가능한 범위에서 최대로 높게 만들어서 상술한 CVD 공정의 초기 핵 형성시에 핵 형성 위치를 작고, 균일하고 골고루 분포시켜 주는 역할을 증진시킴으로써, 금속배선층, 즉 알루미늄막의 표면상태를 규칙적이고 균일하게 할 수 있다.
상기 N2또는NH3의 분위기에서 열처리시에 온도의 범위는 400∼600℃에서 하고, 급속 열처리시의 온도 범위는 600∼900℃에서 실시하는 것이 적합하다.
도6을 참조하면, 상기 장벽층이 형성된 반도체 기판 상에 CVD 방식에 의하여 금속배선층, 예컨대, 알루미늄막을 증착하여 금속배선층을 형성한다. 본 발명에서는 예시적으로 알루미늄막을 일례로 설명하였지만, 금속배선층은 알루미늄(Al), 텅스턴(W), 구리(Cu), 백금(Pt), 금(Au) 및, 이를 포함하는 합금중에서 선택된 하나인 것은 어느것이나 가능하다.
여기서, 본 발명의 바람직한 실시예에 의하여 장벽층 내에 질소의 조성을 높여서 금속배선 형성공정을 진행하였을 때에, 금속배선인 알루미늄막과, 하지막인 장벽층과의 화학결합 상태를 보여주는 화학구조식은 아래와 같다. 여기서, 티타늄과 질소원자는 1:1로 대응하지 않고, 질소의 조성이 더욱 높기 때문에 상부에 형성되는 알루미늄 원자가 더 많이 있다.
도7은 본 발명의 금속배선 형성공정에 의한 금속배선층의 표면을 나타낸 주사전자 현미경(SEM) 사진이다.
도7을 참조하면, 본 발명의 바람직한 실시예에 의하여 장벽층에 질소의 조성을 높여서 금속배선 형성공정을 진행한 후, 금속배선층의 표면 상태를 SEM으로 촬영하였을 때의 사진이다. 종래의 콜리메이트를 사용하고 장벽층내의 질소농도를 높이지 않은 경우에는 울퉁불퉁한 굴곡을 갖는 낱알(grain)이 형성되어 반도체 소자의 신뢰도를 저하하는 원인이 되었지만, 본 발명에 따른 SEM 사진에서는 표면의 상태가 매끄럽고 균일하게 형성된 양상을 보인다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
따라서, 상술한 본 발명에 따르면, 반도체 장치의 금속배선 형성 공정에 있어서 금속배선의 하지막인 장벽층(barrier layer)의 질소의 조성을 높여서 후속되는 CVD에 의한 금속배선 형성시에 초기의 핵 형성을 보다 매끄럽고 치밀하게 할수 있도록 함으로써 금속배선층의 표면상태를 향상시킬 수 있다.

Claims (9)

  1. 반도체 기판 상에 콘택홀을 갖는 절연막을 형성하는 단계;
    상기 콘택홀의 바닥에 오믹층(Ohmic layer)을 형성하는 단계;
    상기 결과물의 전면에 콜리메이트(collimator)를 사용하지 않고 질소를 포함하는 금속질화막으로 구성된 장벽층(barrier layer)을 형성하는 단계;
    상기 장벽층 형성 후에 질화처리를 수행하는 단계; 및
    상기 장벽층의 상부에 금속배선층을 증착하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
  2. 제1항에 있어서, 상기 오믹층(ohmic layer)은 금속 실리사이드인 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
  3. 제1항에 있어서, 상기 금속배선층은 알루미늄(Al), 텅스턴(W), 구리(Cu), 백금(Pt), 금(Au) 및 이를 포함하는 합금 중에서 선택된 하나인 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
  4. 제1항에 있어서, 상기 장벽층의 상부에 금속배선층을 증착하는 방법은 화학기상 증착(CVD) 방식인 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
  5. 제1항에 있어서, 상기 질화처리는 N2또는NH3의 분위기에서 열처리, 급속 열처리 및 RF 플라즈마 처리중에서 선택된 하나로 추가 처리하여 질소의 조성을 높이는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
  6. 제5항에 있어서, 상기 N2또는NH3의 분위기에서 열처리는 400∼600℃의 범위에서 진행하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
  7. 제5항에 있어서, 상기 급속 열처리는 600∼900℃의 범위에서 진행하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
  8. 제1항에 있어서, 상기 금속질화막으로 구성된 장벽층(barrier layer)은 불순물이 첨가되어 있는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
  9. 제8항에 있어서, 상기 불순물은 실리콘(Si) 또는 붕소(B)인 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
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