KR100233138B1 - 영상처리장치에 있어서 엔티에스시/브이지에이 변환 방법 및 회로 - Google Patents

Abstract

본 발명은 TV 이미지를 고해상도로 VGA/SVGA 모니터상에 디스플레이하기 위한 방법에 있어서, 필드 메모리와 온-칩 라인 메모리를 포함하며, 시분할 액세스에 의해 상기 메모리를 최대한 이용하여 상기 메모리 크기를 작게하도록 메모리를 할당/스케줄링 하고, 상기 TV 입력신호로부터 모션 정보를 검출하여 상기 모션 정보를 기초로하여 새로운 라인의 보간 데이타를 발생시키는 동화영역 보간 및 비동화영역 보간한후 수직, 수평피이킹에 의해 이미지 콘트라스트를 향상시키고, Y, R-Y, B-Y 내지 R, G, B로 부터 다른 컬러 공간 변환을 하되, 종횡비를 와이드 모니터에 적합하게 변환시키도록 구성됨을 특징으로 한다.

Description

영상처리장치에 있어서 엔티에스시/브이지에이 변환 방법 및 회로

제1도는 엔티에스시/브이지에이변환(이하 “NVC”이라 칭함)예를 일반적으로 나타낸 예시도.

제2도는 본 발명의 실시예에 따른 NVC시스템을 실현한 블럭도.

제3도는 제2도의 NVC(200)의 내부를 상세히 도시한 블럭 다이아그램.

제4도 및 제5도는 루미넌스 신호와 크로미넌스 신호의 필드 메모리 맵을 각각 보여주는 도면.

제6도는 보간 전.후의 라인 구조를 보여주는 도면.

제7도는 루미넌스 라인 메모리의 구조를 나타내는 블럭다이아그램.

제8도는 리소스(라인 메모리 및 VRAMs)스케쥴/이용 맵을 보여주는 도면.

제9도는 루미넌스 신호의 보간기/피킹회로의 블럭 다이아그램을 보여주는 도면.

제10도는 프로그레시브 VGA신호와 인터레이스 텔레비젼 신호로부터 형성되는 인터레이스 신호를 보여주는 도면.

제11도는 조합형 디스플레이 모드의 경우에 필드 상승 변환의 필드 위치 맵을 보여주는 도면.

본 발명은 영상처리장치의 NVC에 관한 것으로, 특히 VGA/SVGA 모니터와 같은 보통 모니터에서 대중매체의 영상신호를 받아 표시처리할 수 있는 영상처리장치에 있어서 엔티에스시/브이지에이(NTSC/VGA)변환방법 및 회로에 관한 것이다.

일반적으로 모니터의 디스플레이모드는 3가지가 있다. 첫 번째는 퍼스널컴퓨터(PC)로부터의 발생되는 VGA/SVGA입력신호를 그대로 표시하는 제1풀 스크린(full screen)디스플레이모드가 있고, 두 번째는 NTSC 텔레비젼수신신호를 그대로 표시하는 제2풀스크린 디스플레이모드가 있으며, 세 번째는 모니터의 디스플레이 면적의 절반을 각각 분리하여 한쪽은 NTSC 텔레비젼신호를 표시하고, 다른 한쪽은 VGA/SVGA신호를 표시하는 조립형디스플레이 모드가 있다. 제1도는 일반적으로 적용되는 모니터에서의 신호 처리부를 도시한 전체 블럭도이다. 제1도에서의 도시와 같이 NTSC, VGA 입력신호는 아날로그 신호이다. 상기 NTSC신호와 VGA신호는 NVC(107)에서 변환하기전 제1,2아나로그/디지탈변환기(101,103)에 의해 디지탈화되어진다. 상기 디지탈화된 NTSC, VGA신호는 NVC(107)에서 변환하되, 메모리(105)의 프레임 및 라인메모리를 이용하여, 여기서 변환된 신호는 디지탈/아나로그변환기(108)에서 변환한다. 상기 디지탈/아나로그변환기(108)의 출력은 R, G, B, H, Vsync가 된다. 상기 VGA 또는 SVGA는 다수의 디스플레이 모드를 가지지만, NVC(107)은 가장 많이 이용되는 모드, 즉, 각각이 다른 해상도와 주사율을 갖는 IBM VGA3, VESA 1024, VESA 800, VESA 640을 지원할 수 있다. 이들 중 VESA 1024 모드는 가장 큰 디스플레이 해상도와 가장 높은 클럭율을 갖는다. 따라서 상기 VGA신호의 신호 대역폭은 출력 클럭율보다 높도록 되어있다. 그러나 종래 NVC(107)의 설계시 주된 어려움은 내부에 NTSC신호를 신호 처리하는 기술과, VGA/SVGA 신호를 샘플링하여 신호처리과정을 거치는 기술을 포함하고 있다. 그 이유는 모니터가 텔레비젼(이하 “TV”라 칭함)보다 큰 해상도를 갖기 때문이며, 여기서 신호 처리기술을 이용하면 보다 높은 해상도로 TV 이미지를 표시할 수 있어 보다 향상된 시각 효과를 얻을 수 있다. 상기 NVC(107)에서 NTSC신호처리에 있어서는 많은 알고리즘이 이용된다. 예를 들면, 더블스켄 TV에서 구현에 있어 주된 문제점은 인터레이스 프로그레시브 컨버젼(interlaced progressive conversion)(이하 “IPC”이라고 한다)이다. 내부-필드 보간 및 필드간 보간은 응용조건에 따라 선택될 수 있다. 그러나, 일반적으로 필드간 보간을 위해서는 내부필드를 보간하는 방법보다 외부필드를 보간하는 것이 유리하다. 그 이유는 복잡한 하드웨어, 특히 외부에 프레임 메모리 (또는 필드 메모리)를, 내부에 온-칩 라인 메모리를 포함하되, 상기 각메모리는 사이즈가 큰 메모리를 요구하기 때문이다. 상기 VGA신호의 샘플링구현에 있어 가장 큰문제는 그신호의 대역폭이다. 여기서 요구되는 최소의 샘플링 레이트는 두배의 신호 대역폭이 요구된다. 그것은 출력시 또 다른 문제를 야기 시킨다. 그 이유는 조합형디스플레이모드에서 샘플링된 VGA데이타는 절반라인의 타이밍에서 출력되야만 하므로 4배의 신호 대역폭이 요구된다. 게다가, 메모리의 요구조건은 사이즈가 매우 큰 라인 메모리가 이용되며, 또한 라인 메모리의 액세스 시간은 매우 짧아야 한다. 그러나 상기한 바와 같이 높은 클럭레이트와 사이즈가 큰 메모리를 요구하기 때문에 실시예의 구현이 매우 어렵고, 비용도 매우 많이 소요되는 문제점이 있다.

따라서 본 발명의 목적은 매우 높은 해상도의 TV이미지를 VGA/SVGA 모니터상에 디스플레이 할 수 있는 방법 및 회로를 제공함에 있다.

본 발명의 다른 목적은 메모리 구조 및 메모리 할당과 설계를 계획적으로 할 수 있어 하드웨어의 코스트를 줄일 수 있는 회로 및 방법을 제공함에 있다.

본 발명의 또 다른 목적은 대중매체 기능을 갖는 모니터에서 VGA 이미지와 NTSC 이미지를 더한 조합형 디스플레이 모드 경우의 샘플링 문제를 해결할 수 있는 회로 및 방법을 제공함에 있다.

본 발명의 또 다른 목적은, NTSC/VGA 컨버터를 체계적으로 실현하는 방법을 제공함에 있다.

상기 목적을 수행하기 위한 본 발명은 TV 이미지를 고해상도로 VGA/SVGA 모니터상에 디스플레이하기 위한 방법에 있어서, 상기 TV 입력신호로부터 모션 정보를 검출하여 모션 정보를 기초로 한 새로운 라인의 보간 데이타를 발생시켜 동화영역의 보간과 비동화영역에 대해 보간을 하는 제1단계와, 상기 제1단계의 보간된 신호에 대해 수직, 수평피이킹에 의해 이미지 콘트라스트를 향상시켜 Y, R-Y, B-Y 내지 R, G, B로 부터 다른 컬러의 공간 변환을 하되, 종횡비를 와이드 모니터 스크린상에 적합하게 변환시키고 상기 TV 이미지와 VGA/SVGA 이미지의 조합여부를 체킹하는 제2단계와, 상기 제2단계에서 조합표시를 선택시 조합형 인터레이스 영상 신호를 발생시키며 상기 조합된 인터레이스 영상에 대해 필드율 상승 변환을 수행하는 제3단계로 구성된다.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

제2도는 본 발명의 실시예에 따른 블럭도로서, NTSC신호를 디지탈화하는 아나로그/디지탈 변환기(100)와, 상기 아나로그/디지탈 변환기(100)에서 출력되는 디지탈화된 NTSC에 대해 VGA신호로 변환하는 NVC(200)와, 상기 NVC(200)의 출력단에 VGA로 변환된 디지탈신호를 아나로그신호로 변환하는 디지탈/아날로그 변환기(400)와, 상기 NVC(200)에서 변환에 따른 비디오 데이타를 보관하는 메모리(105)와, 상기 디지탈/아날로그 변환기(400)의 출력데이타 또는 VGA데이타를 상기 NVC(200)의 출력에 따라 선택하여 R, G, B를 발생하는 아나로그 멀티플렉셔(MUX)(500)로 구성된다.

상기 디지탈/아날로그 컨버터(400)는 아나로그 멀티플렉서(500)에 VGA신호단과 디지탈/아나로그컨버터(400)의 출력단이 직접연결되며, 상기 NVC(200)의 출력에 의해 상기 VGA 또는 디지탈/아나로그변환기(400)의 출력이 선택되어 R, G, B를 출력하며, 상기 NVC(200)에서, 수직, 수평동기신호(H,Vsync)를 출력토록 구성되어 있으며, 이는 ASIC으로서 실현 가능하다. 그리고 다른 도면에 상기와 동일한 참조번호가 있더라도 유사한 소자 또는 부품을 가리키고 있다. 본 발명의 요지를 불필요하게 흐리는 공지의 기능 및 구성에 대한 상세한 설명은 본 발명에서 생략될 것이다.

제3도는 본 발명의 실시예에 따른 제2도의 NVC(200)의 구체회로도로서 제2도의 아나로그/디지탈변환기(100), 디지탈/아나로그변환기(400), 아나로그 멀티플렉셔(500)를 제외한 부분에 대해 구체적인 구성관계를 나타내는 도면이다.

제2도에서 아나로그/디지탈변환기(100)는 NTSC의 루미넌스와 크로미넨스의 아나로그신호에 대해 디지탈화하는 루미넌스, 크로미넌스 아나로그/디지탈 변환기(110,120)로 구성된다. 메모리(105)은 제1-3비디오램(V RAM1-3)(310,3 20,330)으로 구성되며, 상기 제1,2비디오램(VRAM1,VRAM2)(3 10,320)은 영상 신호에 대해 필드단위로 처리하기 위한 루미넌스신호를 기록하기 위한 것으로써, 상기 제1비디오램(VRAM1)(310)은 제1,3번째필드를 처리하며, 제2비디오램(VRAM2)(320)는 제2,3번째필드를 처리하고, 상기 제3비디오램(VRAM3)(330)는 상기 영상신호에 대해 필드단위로 제1-3번째루미넌스신호를 처리하도록 되어 있다. 상기 NVC(200)는 상기 루미넌스, 크로미넌스 아나로그/디지탈변환기(110,120)에서 디지탈화된 데이타를 구분하여 저장하는 제1,2버퍼(211,212)와, 상기 제1,2버퍼(211,212)의 출력데이타에서 표본의 일부를 버림으로서 표본율을 낮추어 상기 제1-3비디오램(VRAM1-3)(310-330)으로 전송하는 데시메이터(220)와, 상기 제1-2비디오램(VRAM 1,2)의 출력 루미넌스의 제1-3필드영상데이타를 라인단위로 보관하는 루미넌스 라인메모리(230)와, 상기 제3비디오램(VRAM3)의 출력 크로미넌스의 제1-3필드영상데이타를 라인단위로 보관하는 크로미넌스 라인 메모리(240)와, 상기 루미넌스, 크로미넌스라인 메모리(230,240)의 출력데이타로부터 모션을 검출하여 운동영역을 보간하고 수직과 수평에 대해 피이킹처리를 하여 상기 루미넌스, 크로미넌스라인 메모리(230,240)에 제공하여 콘트라스트의 향상에 따른 시각효과를 향상시키기 위한 제1,2인터폴레이션/피이킹회로(250,260)와, 상기 루미넌스, 크로미넌스라인 메모리(230,240)에서 출력되는 T, B-Y, R-Y 신호를 R, G, B로 변환하는 Y, R-Y, B-Y/R G B변환기(270)와, 상기 Y, R-Y, B-Y/R G B변환기(270)에 광폭표시모드로 변환시 종횡비의 선택을 위한 제어 신호를 발생하는 ARC(290)와, 상기 ARC(290)은 종횡비를 제어하되, 상기 Y, R-Y, B-Y/R G B변환기(270)에서 Y, R-Y, B-Y에서 R, G, B변환에서 종횡비에 따른 제어신호를 제공한다. 상기 메모리(105)와 NVC(200)의 각부 버퍼 및 라이 메모리의 리드/라이트제어를 위한 제어신호를 발생하는 리드/라이트제어부(280)로 구성된다.

제4도는 제3도의 제1,2비디오램(VRAM1,VRAM2)(310,320)에서의 루미넌스신호의 필드저장예시도이고, 제5도는 제3도의 제3비디오램(VRAM3)(330)에서의 크로미넌스신호의 필드저장예시도이다.

제6도는 720X720모드에 의한 라인구조를 나타낸 예시도이다.

제7도는 루미넌스 라인메모리(230)의 구조를 나타낸 예시도이다.

제8도는 본 발명의 실시예에 다른 리소스 스켸줄/사용 타이밍예시도이다.

제9도는 제3도의 제1인터폴레이터/피이킹회로(250)의 구체회로도로서, 제8도에서 도시하고 있는 루미넌스라인메모리(LM1,2,LMI2)와 제1,2비디오램(VRAM1,2)를 가지며, 상기 라인메모리(LM1,2)와 상기 제1,2비디오램(VRAM1,2)의 화상신호의 입력으로부터 화상의 움직임량을 검출하는 모션디텍터(251)와, 상기 모션디텍터(251)의 모션감지값에 따라 상기 라인메모리(LM1,2)의 출력신호중 움직이는 동화상영역에 대해 보간하는 동화영역인터폴레이터(252)와, 상기 모션디텍터(251)의 모션감지값에 따라 비동화상영역에 대해 보간하는 비동화영역인터폴레이터(253)와, 상기 라인메모리(LM1,2,LMI2)의 출력으로 부터 상기 동화/비동화영역인터폴레이터(252,253)의 출력에 의해 수직첨두치를 처리하는 수직피이킹부(254)와, 상기 수직피이킹부(254)의 출력으로 부터 수평첨두치를 처리하여 상기 라인메모리(LM1,2)에 제공하는 수평피이킹부(255)로 구성된다.

제10도는 본 발명의 실시예에 의한 VGA 또는 NTSC신호 결합예시도이다.

제11도는 60Hz 내지 90Hz의 NTSC 입력신호의 필드율 상승 변환을 나타낸 예시도이다.

따라서 본 발명의 구체적 일 실시예를 제2도 내지 제10도를 참조하여 상세히 설명하면, 첫째 NTSC신호를 고해상도로 모니터상에 디스플레이하기 위해 NTSC 루미넌스와 크로미넌스로 분리하여 아나로그/디지탈변환기(100)의 루미넌스, 크로미넌스아나로그/디지탈변환기(110,120)에 입력한다. 여기서 디지탈화된 루미넌스와 크로미넌스데이타는 각각 제1,2버퍼(211,212)에 입력한다. 상기 제1,2버퍼(211,212)는 상기 디지탈화된 루미넌스와 크로미넌스데이타를 일정시간 보관한후 데시메이터(220)에서 규칙적으로 표본화하여 일부를 버림으로서 표본화율을 낮춘다. 상기 데시메이터(220)의 출력에서 루미넌스신호의 제1,3번째필드의 데이타는 제1비디오램(VRAM1)(310)에서 처리되며, 제2,3번째필드의 데이타는 제2비디오램(VRAM2)(320)에서 처리된다. 상기 데시메이터(220)의 출력에서 크로미넌스신호의 제1-3번째필드의 데이터는 제3비디오램(VRAM3)(330)에서 처리된다. 상기 제1,2비디오램(310,320)의 출력루미넌스 신호는 루미넌스 라인 메모리(230)에서 라인 단위로 기록되고, 제3비디오램(VRAM3)(330)의 크로미넌스신호는 크로미넌스 라인 메모리(240)에서 라인단위로 기록된다. 따라서 상기 제3도에서 제1,2버퍼(211) 및 (212)는 입력 버퍼이며, 그리고 제1-3비디오램(VRAM1-3)(310-330)은 고속 듀얼-포트 메모리인 영상 램이고, 보통, NTSC 입력신호는 14.3MHz에서 샘플링된다. 그러면, 샘플링 데이터의 전체수는 각 라인의 액티브 시간동안 720바이트이며, 각 필드의 메모리는 제6도와 같이 720 × 240 = 172,800 바이트가 요구다. 그래서 256 Kbyte의 크기를 갖는 VRAM이 이용되면, 두 개의 VRAM은 3개 필드의 샘플링 NTSC신호를 저장할 수 있다. 따라서 제4도에서 NTSC 입력신호의 저장된 루미넌스신호의 메모리구조를 보여주고 있으며, 3개의 컨저버티브 필드(conservative field)는 두 개의 제1,2비디오램(310),(320)에 저장됨을 알 수 있다. 한편 제5도에서 NTSC 입력신호의 제3비디오램(VRAM3)(330)에 저장된 크로미넌스 신호의 메모리 구조를 보여 주고 있다. 만일 Y, R-Y, B-Y의 샘플링율 비가 4 : 1 : 1이면, 오직 하나의 제3비디오램(330)만이 이용되고, 3개 컨저버티브 필드의 데이타가 저장된다. 일반적으로 상기 비디오램(VRAM)은 두가지 모드로 작동한다. 여기서 DRAM 포트는 고속 페이지 모드로 작동하여 NTSC 영상 입력신호에 대한 액세스를 제공하며, 시리얼 액세스 메모리(이하 “SAM”이라고 칭함)는 다음단의 루미넌스, 크로미넌스라인 메모리(230,240)와 제1,2인터폴레이션/피킹 회로(250,260)에 대한 고속의 인터페이스를 제공한다. 예를 들어, 와이드 모니터(16 : 9)의 경우, 도트거리 대 라인거리의 비는 4 : 3이다. 상기 4 : 3의 디스플레이 종횡비와 가장 큰 해상도의 NTSC 이미지 디스플레이를 얻기 위해 제6도와 같이 720 × 720은 성능 및 실현 복잡성 모두에 있어서 좋은 선택이 된다. 그리고 상기 NTSC 입력신호의 제1,2버퍼(211,212)를 이용하는 이유는 각 라인에서 14.3 MHz 및 720 바이트 샘플링율로 이미지 신호가 연속적으로 입력되기 때문이지만, 비디오램(VRAM)의 페이지 크기는 단지 512 바이트이며, 상기 DRAM 사이클 시간은 약 110 ns인 한편, 샘플링 시간의 갭은 단지 70ns (1/14.3 MHz)이다. 추가로, 각 시간에서 독출 전달은 512 바이트를 DRAM으로부터 SAM으로 전달할 수 있으며, 독출에 따른 전달관계는 임의로 요구된다. 그러므로, 입력 버퍼가 이용되어 입력 데이터의 손실을 없도록 보상시켜 준다. 상기 입력 데이타가 보간 또는 출력에서 이용될 때 데이타는 비디오램(VRAM)에서 얻어진다. 즉 어떠한 중간 데이타도 외부메모리에 저장되지 않는다. 이것이 메모리 크기를 상당히 감소시키게 된다. 상기 루미넌스, 크로미넌스 라인 메모리(230,240)의 출력데이타는 제1,2인터폴레이션/피이킹회로(250,260)에 우선 움직임 또는 정지화상에 따라 보간된후, 수직, 수평측으로 첨두치를 처리하여 Y, R-Y, B-Y/R G B변환기(270)에 입력한다. 상기 Y, R-Y, B-Y/R G B변환기(270)는 ARC(290)에 의해 종횡비가 결정되어 출력된다. 한편, 상기 제1 또는 제2인터폴레이션/피이킹회로(250,260)는 제9도와 같이 모션디텍터(251)의 모션검출 및 동화영역인터폴레이터(252)의 모션모션 보상을 구비한 시간적/공간적 보간이 NTSC신호의 신호처리를 위해 가장 유리한 알고리즘인 것으로 여겨진다. 이상적인 해결책은 움직이지 않는 정지화상영역에 대해 모션디텍터(251)의 검출에 의해 비동화영역인터폴레이터(253)에서의 움직이지 않는 정지화상에 대해 필드간 보간이 수행되어 수직피이킹부(254)에서 가능한 한 큰수직 해당도를 얻도록 한다. 그리고 움직이는 동화상영역에 대해서는 라인메모리(LM1,2)로부터 신호를 받아 모션디텍터(251)의 검출값에 의해 동화영역인터폴레이터(252)에서 내부-필드 보간이 수행되어 모션 블러니스(blurness)를 피하도록 되어 있다. 상기한 바와 같이 제1-3 비디오램(VRAM1-3)(310,320,330)에서 필드 메모리와 루미넌스, 크로미넌스 라인메모리(230,240)에 의한 라인 메모리 요구조건으로 부터 인터폴레이션/피이킹회로에서 모션을 검출하게 된다. 본 발명에서는 제4도와 같이 제1,2비디오램(310,320)에서 영상 데이타의 3개의 컨저버티브 필드가 모션 검출에 이용된다. 상기 보간 전.후의 라인 구조가 제6도에 표시되어 있으며, 필드 N은 현재의 필드를 나타내며, 필드 N-1과 필드 N+1은 각각 이전 필드 및 다음 필드를 나타내고, L_n은 현재의 라인을 나타내며, L_n-1및 L_n+1은 이전라인 및 다음라인을 각각 나타내고, PL_n및 NL_n은 이전 필드 및 다음 필드에서의 관련라인을 나타내며, L_n,1및 L_n,2은 L_n및 L_n+1, PL_n및 NL_n으로 부터의 보간 라인을 나타낸다. 상기 모션 정보는, L_n및 L_n+1으로 부터 검출되고, 상기 라인 L_n에 대해 Pl_n및 NL_n으로부터 검출된다. 상기 보간 라인 L_n,1, L_n,2은 L_n-1및 L_n+1, Pl_n및 NL_n으로부터 계산된다. 그리고 루미넌스 신호의 온-칩 라인 메모리 구조가 제7도에 도시되어 있다. 그것은 크로미넌스 라인 메모리의 구조와 유사하다. LMI2(233)은 그 액세스 방법이 상당히 다르기 때문에 약간 다르다. 그리고 풀 스크린 모드(720 × 720)에서의 메모리 액세스/타이밍 제어순서는 다음과 같다. 우선, 제7도에서 보여지는 바와 같이 L_n-1, L_n-1,1, L_n-1,2, L_n등이 관련 라인 메모리에서 준비되어 있다고 가정한다.

i) 출력 영상필드(프레임)의 Vsync 신호가 출력될때, 두배의 클럭 주파수에서 LM1(231)로 부터 L_n-1을 독출하여 디지탈/아나로그변환기(400)에 입력한다. 그리고 2바이트의 L_n-1을 LM1(231)로부터 독출한 후에, PL_n또는 NL_n또는 L_n+1을 독출하기 시작한다. 이는 동일한 VRAM에 저장된 2바이트의 L_n-1중 1바이트의 L_n-1를 선택함으로써 결정되며, 다음 보간 동안의 독출시 혼란의 요인이 된다.

ii) LMI1(232)를 독출하는 중간 또는 약간 후반에 (시간은 요구된 보간 시간에 따라 결정됨) 제1,2인터폴레이션/피이킹회로(250,260)에서 보간 및 피킹(peaking)이 시작되며, 이를위해 VRAM으로부터 다른 2개의 라인을 독출하기 시작한다. 상기한 바와 같이 다른 2개의 칩으로 부터의 독출이 이루어지기 때문에 혼란은 전혀 없게된다. 그리고 상기 L_n+1이 독출되면, L_n+1은 LM1(231)에 라이트되며, 동시에 보간이 2개의 라인(L_n,1, L_n,2)을 발생시키기 때문에 사이즈가 보다 큰 메모리가 LMI2(233)을 위해 요구된다. 상기 보간시, L_n, L_n,1, L_n,2라인의 피킹이 동시에 수행된다. 결국, LMI2(234)의 구조는 두개의 독출 및 한개의 라이트가 시분할에 의해 수행되기 때문에 더욱 복잡해진다.

iii) L_n의 출력(독출)이 시작하기 전에 보간이 종료된다.

iv) L_n,1, L_n,2가 준비된 후에, 다음 출력이 준비될 수 있다. 이것은 순환 과정이다. 제8도에서 리소스 스케줄/이용 타이밍 맵을 보여주고 있다. 제9도의 인터폴레이션/피이킹회로의 모션 디텍터(251)는 NTSC입력신호의 3개의 컨저버티브 필드로부터 모션을 검출한다. 상기 모션디텍터(251)의 출력은 동화/비동화영역인터폴레이터(252,253)에 인가되어 모션 정보에 따라 보간을 수행한다. 상기 보간 후에 데이타는 수직 피킹부(254)에 의해 우선 처리되고, 다음에 수평 피킹부(255)에 의해 처리된다. 두개의 피킹 처리는 이미지 콘트라스트를 확대시켜서 시각효과를 향상시킨다. 이에 제3도를 참조하면, 데이타가 디지탈/아나로그변환기(400)으로 출력되기 전에 Y, R-Y, B-Y 신호가 Y, R-Y, B-Y/R G B변환기(270)에서 R, G, B신호로 변환되며, 다음에 ARC(290)에 의해 처리되어 와이드 모니터의 디스플레이 모드에 적합하게 된다.

둘째. VGA신호와 NTSC신호를 더한 조합신호를 모니터상에 디스플레이하기 위해서는 제2도를 참조하면, VGA 입력신호는 A/D변환기(100)에서 샘플링되지 않지만, 아날로그 멀티플렉셔(500)에 의해 보간 NTSC신호와 다중화(multiplex)된다. 제10도는 조합신호의 형성 ALD 디스플레이상태를 도시하는 것으로 출력신호 제어/동작 관계는 다음과 같다. 상기 VGA신호는 제2도의 도시와 같이 아나로그 멀티플렉셔(500)에 직접입력되어 어떠한 샘플링 및 처리없이 R, G, B를 출력토록 되어 있다. 상기 VGA수평라인의 액티브디스플레이의 마지막에 제1-3비디오램(310-330) 및 루미넌스/크로미넌스 라인 메모리(230,240)에서 처리되어 저장된 NTSC 신호가 출력된다. 동시에, 제2라인의 VGA 신호가 출력되지만 관계없으며, 이는 이용되지 않는다. 만일 NTSC 신호의 디스플레이 윈도우가 충분치 않음으로 인해 이런 라인에 디스플레이 데이타가 전혀 없으면 블랙신호가 출력된다.

그러나 블랭킹 기간 이후에 (전체 라인 기간은 VGA입력신호 라인 간격의 두배임), 제3VGA 라인은 그대로 출력되며, 상기 필드의 블랭킹 기간까지 상기 동작을 반복한다. 그리고 다음 필드에서, 제2라인의 VGA 신호가 출력되고, VGA 및 NTSC 신호가 인터레이스 신호로서 출력된다. 보통, 인터레이스 신호의 디스플레이 품질은 프로그레시브 신호 보다 더 열악하나 출력 필드율이 매우 높으면, 낮은 필드율에서 매우 지루한 대면적 플릭커(Flicker)와 같은 일부의 아티팩트(Artifact)를 또한 제거한다. 상기 VGA신호의 경우, VESA는 f_v= 87 Hz의 규격을 갖지만 인터레이스 모드에서는 그렇지 않으며, 품질도 또한 만족된다. VGA신호가 f_v= 90 Hz이상일때 품질은 향상되며, 동시에 NTSC 신호의 필드율 상승 변환은 쉬워지며, 여기서 유일한 문제는 지금까지 프로그레시브 모드에서 f_v〉87 Hz (VESA)을 갖는 규격이 전혀 발견되지 않는다는 것이다. 그러나 대부분의 고성능 그래픽 제어회로가 그것을 가능하게 하기 때문에 큰 문제는 아니다. 그 해결책은 윈도우즈 디스플레이 드라이버에 f_v〉87 z의 주파수를 제공하는 것이며, 프로그레시브 모드에서는 그렇지 않다. DOS 모드 3 (텍스트 모드, 80 × 25 × 60Hz)의 경우 품질은 좋지 않다. 그러나, 윈도우즈/윈도우즈 NT 플랫폼이 주요개발 추세이고, 상기 모니터의 목표 시장은 고레벨 대중 매체이다. 제11도는 60Hz 내지 90Hz의 NTSC 입력신호의 필드율 상승 변환을 예시하는 도면으로써, 필드(13)는 원래 필드(1) 및 (3)으로 부터 보간되며, 필드(24)는 원래 필드(2) 및 (4)로 부터 보간된다.

상술한 바와 같이 매우 높은 해상도의 TV이미지를 VGA/SVGA 모니터상에 디스플레이 할 수 있으며, 메모리 구조 및 메모리 할당과 설계를 계획적으로 할 수 있어 하드웨어 코스트를 줄일 수 있는 이점이 있다.

Claims (3)

1. TV 이미지를 고해상도로 VGA/SVGA 모니터상에 디스플레이하기 위한 방법에 있어서, 상기 TV 입력신호로부터 모션 정보를 검출하여 모션 정보를 기초로 한 새로운 라인의 보간 데이타를 발생시켜 동화영역의 보간과 비동화영역에 대해 보간을 하는 제1단계와, 상기 제1단계의 보간된 신호에 대해 수직, 수평피이킹에 의해 이미지 콘트라스트를 향상시켜 Y, R-Y, B-Y 내지 R, G, B로 부터 다른 컬러의 공간 변환을 하되, 종횡비를 와이드 모니터 스크린상에 적합하게 변환시키고 상기 TV 이미지와 VGA/SVGA 이미지의 조합여부를 체킹하는 제2단계와, 상기 제2단계에서 조합표시를 선택시 조합형 인터레이스 영상 신호를 발생시키며 상기 조합된 인터레이스 영상에 대해 필드율 상승 변환을 수행하는 제3단계로 구성됨을 특징으로 하는 영상처리 장치에 있어서 엔터에스시 브이지에이 변환방법.
2. NTSC에서 VGA로 변환된 디지탈신호를 아나로그신호로 변환하는 디지탈/아날로그 변환기(400)를 구비하여 TV 이미지를 고해상도로 VGA/SVGA 모니터상에 디스플레이하기 위한 회로에 있어서, 상기 NTSC에 대해 루미넌스와 크로미넨스별로 각각의 아나로그신호를 디지털 데이타로 변환하는 루미넌스, 크로미넌스 아나로그/디지탈변환기(110,120)와, 상기 루미넌스, 크로미넌스 아나로그/디지탈변환기(110,120)에서 변환된 디지털 데이터로부터 화상신호의 움직임 또는 비움직임량을 검출하여 보간하고 이의 출력으로부터 수직 또는 수평첨두치를 처리하는 NVC(200)와, 상기 NVC(200)로부터 영상신호에 대해 필드단위로 처리하기 위한 루미넌스신호를 기록하기 위한 제1,2비디오램(VRAM1,2)(310,320)와, 상기 NVC(200)로 부터 영상신호에 대해 필드단위로 제1-3번째 루미넌스신호를 처리하도록 되어 있는 제3비디오램(VRAM3)(330)와, 상기 디지탈/아날로그 변화기(400)의 출력데이타 또는 VGA데이타를 상기 NVC(200)의 출력에 따라 선택하여 R, G, B를 발생하는 아나로그 멀티플렉셔(MUX)(500)로 구성됨을 특징으로 하는 영상처리장치에 있어서 엔티에스시/브이지에이변환회로.
3. 제2항에 있어서, 상기 NVC(200)은 상기 루미넌스, 크로미넌스 아나로그/디지탈변환기(110,120)에서 디지탈화된 데이타를 구분하여 저장하는 제1,2버퍼(211,212)와, 상기 제1,2버퍼(211,212)의 출력데이타에서 표본의 일부를 버림으로서 표본율을 낮추어 상기 제1-3비디오램(VRAM1-3)(310-330)으로 전송하는 데시메이터(220)와, 상기 제1-2비디오램(VRAM 1,2)(310,320)의 출력 루미넌스의 제1-3필드영상데이타를 라인단위로 보관하는 루미넌스 라인메모리(230)와, 상기 제3비디오램(VRAM3)(330)의 출력 크로미넌스의 제1-3필드영상데이타를 라인단위로 보관하는 크로미넌스 라인 메모리(240)와, 상기 루미넌스, 크로미넌스라인 메모리(230,240)의 출력데이타로부터 모션을 검출하여 운동영역을 보간하고 수직과 수평에 대해 피이킹처리를 하여 상기 루미넌스, 크로미넌스라인 메모리(230,240)에 제공하여 콘트라스트의 향상에 따른 시각효과를 향상시키기 위한 제1,2인터폴레이션/피이킹회로(250,260)와, 상기 루미넌스, 크로미넌스라인 메모리(230,240)에서 출력되는 Y, B-Y, R-Y- 신호를 R, G, B로 변환하는 Y, R-Y, B-Y/R G B변환기(270)와, 상기 Y, R-Y, B-Y/R G B변환기(270)에 광폭표시모드로 변환시 종횡비의 선택을 위한 제어신호를 발생하는 ARC(290)와, 상기 메모리(300)와 NVC(200)의 각부 버퍼 및 라이 메모리의 리드/라이트제어를 위한 제어신호를 발생하는 리드/라이트제어부(280)로 구성됨을 특징으로 하는 영상 처리장치에 있어서 엔티에스시/브이지에이변환회로.