KR100232516B1 - 집적 회로용 전력 관리 시스템 - Google Patents

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Abstract

본 발명은 부하로의 전원에 의한 전력의 인가를 제어하는 시스템에 관한 것이다. 본 발명의 시스템은 전원으로부터 전력을 인출하는 제1 회로 및 제1 회로에 의해 전원으로부터 인출된 전력량을 제어하는 제2 회로를 포함한다. 전원으로부터 인출된 전력량은 부하로의 전력의 인가 이전에 점진적으로 증가하고 부하로부터 전력을 제거한 이후에는 점진적으로 감소된다.
예시적 실시예에서, 제1 회로는 디지털 제어 저항이며 제2 회로는 디지털 제어 저항에 대한 제어 명령을 공급하는 디지털 카운터이다. 카운터로부터의 고차 비트는 부하 회로로의 클럭 펄스의 게이팅을 가능하게 한다. 결과적으로, 부하 회로의 활성화는 본 발명이 전원으로부터 소망된 임계 레벨까지 인출된 전력량을 점진적으로 변환시키는 동안에 지연된다. 전원으로부터의 전력의 점진적 인출은 보편적으로 장치 시동에서 부하 회로로의 클록 펄스의 인가 또는 장치 정지에서 클록 펄스의 제거와 관련된 전이를 현저하게 열화시킨다.

Description

집적 회로용 전력 관리 시스템
제1도는 본 발명에 따른 전원에 의한 부하로의 전력의 인가를 제어하는 시스템의 예시적 구성의 블록도.
제2도는 제1도에 도시된 시스템의 의사 부하의 개략도.
제3도는 본 발명의 시스템의 동작을 예시하는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 통합 회로 12 : VLSI 칩
14 : 전원 16 : 클럭
18 : 카운터 20 : 의사 부하
22 : 칩 기능 회로 24 : AND 게이트
25 : RC 필터 26 : 저항
28 : 커패시터
본 발명은 전자 회로에 관한 것이다. 보다 구체적으로, 본 발명은 초대규모 집적 회로(VLSI)에 전력을 공급하는 회로 및 시스템에 관한 것이다.
집적 회로(IC)용 전원은 장치 시동(startup), 특히 클럭 스타트(clock start) 및 클럭 스톱(clock stop)에 의한 과도 현상(transient)을 발생시키는 유도성 소자(inductive element)를 포함한다.
이러한 과도 현상들은 특정 용도에서는 용인될 수 없는 잡음으로 나타난다. 이러한 문제는 고성능 VLSI 칩에서 특히 심각하다.
종래의 해법은 전원과 접지 사이에 큰 감결합 커패시터(decoupling capacitor)를 사용하는 것이다. 이들 커패시터는 칩 상에 또는 칩 외부에 배치될 수 있다. 온-칩 커패시터(on-chip capacitor)는 구성에 있어서 단가가 높고 상당한 칩 영역을 차지한다. 오프-칩 커패시터(off-chip capacitor)는 비효율적이다.
문제에 대한 제2의 종래 해법은 전원과 부하 사이에 저항기를 사용하는 것을 포함한다. 그러나, 이것은 종종 그 결과로서 전압 변동률(voltage regulation)의 저하를 일으킨다.
따라서, 당분야에서는 전력을 집적 회로에 인가할 때 전원의 과도 현상을 완화시키기 위한 시스템 또는 기술이 필요하다.
본 발명의 목적은 전원에 의한 전력을 부하에 인가하는 것을 제어하는 시스템을 제공하는 것이다. 본 발명의 시스템은 전원으로부터 전력을 인출하는 제1 회로 및 제1 회로에 의해 전원으로부터 인출되는 전력량을 제어하는 제2 회로를 포함한다. 전원으로부터 인출되는 전력량은 부하에 전력을 인가하기 이전에 점차적으로(gradually) 증가하고 부하로부터 전력을 제거한 후에 점차적으로 감소한다.
예시적 실시예에서, 제1 회로는 디지털 제어 저항(digitally controlled resistance)이며, 제2 회로는 디지털 제어 저항에 대한 제어 명령(control word)을 공급하는 디지털 카운터(digital counter)이다. 카운터로부터의 고차 비트(high order bit)는 부하 회로로의 클럭 펄스의 게이팅(gating)을 가능하게 한다. 그 결과로서, 본 발명이 전원으로부터 인출되는 전력량을 점차적으로 소망된 임계 레벨까지 변환시키는 동안에 부하 회로의 활성화는 지연된다. 이 전원으로부터의 점차적인 전력인출은 통상적으로 장치 시동(machine startup)시에 클럭 펄스를 부하 회로에 인가하는 것 또는 장치 정지(machine shutdown)시에 클럭 펄스를 제거하는 것과 연관되는 과도 현상을 현저하게 완화시킨다.
예시적 실시예 및 예시적 응용이 본 발명의 장점적 교시를 개시하기 위해 첨부한 도면과 관련하여 상세히 설명될 것이다.
본 발명이 특정 응용에 대한 예시적 실시예와 관련하여 설명되지만, 본 발명은 이에 국한되는 것은 아니다. 당분야에 통상의 기술을 가진자이며 본 명세서에 제공된 교시에 접근할 수 있는자라면 본 발명이 부가적인 수정, 응용, 및 그 범위내의 실시예, 그리고 본 발명이 중요하게 사용될 수 있는 다른 분야에도 적용됨을 알게 될 것이다.
제1도는 전원에 의하여 전력을 부하에 인가하는 것을 제어하는 본 발명에 따른 시스템의 예시적 구성의 블록도이다. 전체 회로(10)는 본 발명이 구현되는 VLSI칩(12)을 포함한다. VLSI 칩(12)은 종래의 전원(14)과 클럭(16)에 접속되어 있다. 전력은 저항기(26) 및 커패시터(28)를 포함하는 종래의 RC 필터(25)를 통해서 칩(12)으로 공급된다. 클럭 시동/정지 신호는 제어 디바이스(도시 생략)에 의해 칩(12)으로 공급된다.
본 발명에 따르면, 전원으로부터의 전력, 클럭 및 클럭 정지/시동 신호는 본 실시예에서는 칩 상에서 5 비트 카운터로서 구현되는 카운터(18)에 인가된다. 이 신호들이 인가되면, 카운터(18)는 클럭 정지/시동 신호의 값에 따라 클럭 펄스를 카운트 업 또는 카운트 다운하기 시작하다. 전형적인 카운트 시퀀스가 아래에 도시되어 있다.
0
1
10
11
100
110
1000
1001
1010
1011
1100
1101
1110
1111
10000
본 발명에 따르면, 디지털 카운터(18)로부터의 이러한 출력의 선택된 세트는 본 실시예에서 디지털 제어 저항으로서 구현되는 의사 부하(dummy load : 20)의 저항을 가변시키기 위해 사용된다. 제1도에 도시된 바와 같이, 의사 부하는 전원(14) 및 칩 기능 회로(chip functional circuit : 22)와 병렬로 접속된다.
제2도는 의사 부하(20)의 개략도이다. 본 발명에 따르면, 카운터(18)로부터의 4개의 출력이 의사 부하(20)를 제어하기 위해 사용된다. 나머지 출력은 AND 게이트(24)를 경유해서 칩 기능 회로(22) 내의 클럭을 게이트하기 위해 사용되는데, 그 방법에 대한 보다 상세한 설명이 후술될 것이다.
카운터가 상기 예시된 시퀀스에 의해 카운트 업 또는 카운트 다운함에 따라, 여러 저항기들의 조합이 다수의 버퍼 증폭기(30, 32, 34, 및 36)를 통해서 활성화된다. 실시에에서 저항 소자는 트랜지스터(40 내지 54 : 짝수에 한정)로 구성된다. 따라서, 카운터의 최하위 비트는, 실시예에서, 통상적으로 칩 기능 로(22)에 의해 인출된 공칭 정상 상태 전류(nominal steady state current)의 1/16을 인출하도록 되어있는 제1 트랜지스터(40)의 게이트에 접속된다. 카운터(18)로부터의 비트 2는 칩전류의 1/8을 인출하도록 되어있는 제2 트랜지스터(42)의 게이트에 접속된다. 카운터로부터의 비트 3는 서로 조합하여 칩 전류의 1/4을 인출하도록 되어있는 제3 트랜지스터(44) 및 제4 트랜지스터(46)의 게이트에 접속되고, 비트 4는 서로 조합하여 공칭 칩 전류의 1/2을 인출하도록 되어있는 제5(48), 제6(50), 제7(52), 및 제8(54) 트랜지스터의 각각의 게이트에 접속된다.
의사 부하 트랜지스터의 스위칭으로 인한 스위칭 과도 현상은 기능 회로(22) 내부의 주기 대 주기 과도 현상(cycle-to-cycle transient)에 필적되는 것으로 예상될 수 있으며, 필요에 따라서는 종래의 방법으로 다루어질 수 있다.
제3도는 본 발명의 시스템의 동작을 예시하는 타이밍도를 도시한다. 전력인가시(t1), 전원은 온되고(제3(a)도) t2에서 RC 필터(25)의 출력 전압은 상승하기 시작한다. t3에서, 필터(25)의 출력 전압은 최대값에 도달하며 카운터(18)에 대해서 리셋 투 제로(teset to zero) 신호를 제공한다(제3(b)도)(따라서, 카운터 출력은 실질적으로 제로로 리셋됨(제3(c)도)). 이 시점에서, 카운터(18)의 비트(1 내지 5)는 제로로 세트된다. 따라서, 모든 부하는 차단되며 제3(d)도의 “칩 클럭 인에이블(chip clock enable)” 신호는 로우로 된다. 칩 전류 요구(제3(g)도) 및 전원의 총 전류 요구(제3(h)도)는 둘다 제로에 근접한다. t4에서 “클럭 스타트(clock start)” 신호가 카운터(18)에 인가되는 경우(제3(e)), 카운터는 증가하고(제3(c)도) 이진 시퀀스로 부하를 활성화시킨다. 실시예에서, 각 카운터 또는 클럭 펄스는 전체 기능 부하의 전류 요구를 1/16 만큼 증가시킨다. t5에서, 부하는 전류를 인출하기 시작하여 t6에서 최대 소망의 전류 임계값이 도달된다(제3(f)도). 제3(h)도에서 전원(14)에 의해 인출된 전류의 증가가 있음을 유의해야 한다.
t7에서, 카운터가 15에서 16(0111에서 10000)으로 진행할 시에, “칩 클럭 인에이블” 신호는 하이로 되고(제3(d)도), 칩 기능 회로(22)는 전류를 인출하며(제3(g)도), 모든 의사 부하는 차단된다(제3(f)도). 전류 요구는 전체 기능 요구의 15/16에서 16/16로 된다. 이 시점에서, 전체 전원 전류는 제3(h)도에 도시된 바와 같이 최대값이 된다. 전원 전류는 t9에서 “클럭 스타트” 신호가 로우로 되고 t10에서 카운터(18)가 제로까지 카운트 다운할 때까지 하이 상태를 유지한다(제3(c)도).
카운터가 카운트 다운을 시작할시에, “칩 클럭 인에이블 신호”는 로우로 되고(제3(d)도) 칩은 동작되지 않는다. 이 기간동안, 제3(f)도에 도시된 바와 같이 의사부하가 전류를 인출하고 칩(22)에 의해서는 어떤 전류도 인출되지 않는다(제3(g)도). 다음에, 의사 부하는 t12에 차단된다. 명심할 것은, 전원으로부터 인출된 전류의 상승 및 하강 에지가 완만하다는 점이다. 따라서, 과도 현상 발생이 완화된다.
카운터가 클수록 칩에서의 과도 현상이 적게 발생한다는 것을 알아야한다. 또한, 카운터에 클럭 공급을 느리게 할수록 전원에서의 과도 현상이 적어진다는 것을 알아야 한다.
이제까지, 본 발명은 특정 응용에 대한 특정 실시예를 참조로 하여 설명되었다. 당분야에 통상의 기술을 가진자이며 본 교시에 근접한자라면 그 범위 내에서 부가적인 수정, 응용, 및 실시예를 알 수 있을 것이다. 예를 들면, 당분야의 숙련자라면 본 교시의 영역을 벗어나지 않는 범위 내에서 전원으로부터의 전력의 점진적 인출에 영향을 끼치는 다른 구성이 채용될 수 있다는 것을 알 수 있다.
따라서, 첨부된 청구 범위는 상기와 같은 본 발명의 범위 내의 모든 응용, 수정, 및 실시예를 포함한다.

Claims (11)

  1. 시동 사상(startup event)에 응답하여 전원으로부터의 전력을 부하 회로에 인가하는 것을 제어하는 시스템에 있어서, 상기 전원에 접속되며 상기 전원으로부터 전력을 인출하는 디지털 제어 가변저항과, 상기 디지털 제어 가변 저항에 접속되며 상기 시동 사상에 응답하여 상기 디지털 제어 가변 저항에 의해 상기 전원으로부터 인출되는 전력량을 제어하는 제어 회로와, 상기 제어 회로 및 상기 부하 회로에 접속되며, 상기 시동 사상에 따른 상기 부하 회로의 활성이 지연되도록, 상기 제어 회로에 응답하여 상기 부하 회로를 선택적으로 활성화하는 인에이블링 회로 - 상기 부하 회로는 상기 전원으로부터 전력을 인출함 - 를 포함하는 시스템.
  2. 제1항에 있어서, 상기 인에이블링 회로는 제1 입력으로서 상기 제어 회로로부터의 출력을 갖고 제2 입력으로서 클럭 신호를 갖는 게이트를 포함하며, 상기 게이트는 상기 부하 회로에 클럭 입력을 제공하는 시스템.
  3. 제1항에 있어서, 상기 제어 회로는 상기 부하 회로의 활성 시에 상기 디지털 제어 가변 저항에 의한 상기 전원으로부터의 전력 인출을 중단하는 시스템.
  4. 제1항에 있어서, 상기 제어 회로는 디지털 제어값들을 상기 디지털 제어가변 저항에 공급하기 위한 카운터를 포함하되, 상기 디지털 제어값들은 상기 디지털 제어 가변 저항에 의해 상기 전원으로부터 요청된 전력량을 가변시키는 시스템.
  5. 제4항에 있어서, 상기 제어 회로는 상기 디지털 제어 가변 저항에 의해 상기 전원으로부터 인출되는 전력량을 점증시키는 시스템.
  6. 제5항에 있어서, 상기 제어 회로는 상기 디지털 제어 가변 저항에 의해 상기 전원으로부터 인출되는 전력량을 점감시키는 시스템.
  7. 시동 사상에 응답하여 전원으로부터의 전력을 부하 회로에 인가하는 것을 제어하는 시스템에 있어서, 상기 전원에 접속되어 상기 전원으로부터 전력을 인출하는 디지털 제어 가변 저항과, 상기 디지털 제어 가변 저항에 접속되어 상기 전원으로부터 인출되는 전력량을 상기 디지털 제어 가변 저항에 의해 제어하는 제어 회로 - 상기 제어 회로는 상기 시동 사상에 응답하여 상기 디지털 제어 가변 저항에 대한 디지털 제어 워드를 제공하기 위한 2진 카운터를 포함함 - 와, 상기 제어 회로 및 상기 부하 회로에 접속되며, 상기 디지털 제어 워드가 선정값에 도달할 때까지 상기 부하 회로의 활성을 지연시키도록 상기 제어 회로에 응답하는 인에이블링 회로를 포함하는 시스템.
  8. 제7항에 있어서, 상기 인에이블링 회로는 제1 입력으로서 상기 카운터로부터의 출력을 갖고 제2 입력으로서 클럭 신호를 갖는 게이트를 포함하되, 상기 게이트는 상기 부하 회로로 클럭 입력을 제공하는 시스템.
  9. 제8항에 있어서, 상기 디지털 제어 워드는 상기 디지털 제어 가변 저항에 의해 상기 전원으로부터 요구되는 전력량을 가변시키는 시스템.
  10. 제9항에 있어서, 상기 제어 회로는 상기 디지털 제어 가변 저항에 의해 상기 전원으로부터 요구되는 전력량을 점증시키는 시스템.
  11. 제10항에 있어서, 상기 제어 회로는 상기 디지털 제어 가변 저항에 의해 상기 전원으로부터 요구되는 전력량을 점감시키는 시스템.
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