KR100231727B1 - A method for formation of gate electrode of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 도핑 공정시 그레인 계면에 형성되는 산화막 계곡으로 인한 소자의 신뢰성 저하를 방지하기 위하여 도핑 온도 및 이온의 량을 조절하므로써 그레인 계면에 산화막 계곡이 거의 존재하지 않게 된다. 또한 그레인의 크기가 균일하며 평탄한 폴리실리콘층이 형성되므로 소자의 신뢰성이 향상될 수 있는 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a gate electrode of a semiconductor device, wherein an oxide film valley is almost formed at a grain interface by controlling a doping temperature and an amount of ions in order to prevent a decrease in reliability of the device due to an oxide valley formed at a grain interface during a doping process. It does not exist. The present invention also relates to a method for forming a gate electrode of a semiconductor device in which grain size is uniform and a flat polysilicon layer is formed, thereby improving reliability of the device.
Description
제1a도 내지 제1c도는 종래 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도.1A to 1C are cross-sectional views of a device for explaining a gate electrode forming method of a conventional semiconductor device.
제2a도 내지 제2c도는 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 소자의 단면도.2A to 2C are cross-sectional views of a device for explaining a method of forming a gate electrode of a semiconductor device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 및 11 : 실리콘 기판 2 및 12 : 게이트 산화막1 and 11: silicon substrate 2 and 12: gate oxide film
3 및 13 : 폴리실리콘 4 및 14 : 그레인3 and 13: polysilicon 4 and 14: grain
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 특히 소자의 신뢰성을 향상할 수 있도록 한 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a gate electrode of a semiconductor device, and more particularly, to a method for forming a gate electrode of a semiconductor device to improve the reliability of the device.
일반적으로 트랜지스터의 게이트(Gate) 전극 또는 메모리 소자의 플로팅 게이트(Floating Gate) 전극을 폴리실리콘(Poly-Si)으로 형성되는데, 형성후 전도성을 갖도록 하기 위하여 상기 폴리실리콘에 불순물 이온을 도핑(Dopping) 또는 주입(Implant)한다. 그러면 종래 반도체 소자의 게이트 전극 형성 방법을 제1a도 내지 제1c도를 통해 설명하면 다음과 같다.In general, a gate electrode of a transistor or a floating gate electrode of a memory device is formed of polysilicon, and doping impurity ions into the polysilicon to have conductivity after formation. Or implant. A method of forming a gate electrode of a conventional semiconductor device will now be described with reference to FIGS. 1A through 1C.
종래에는 제1a도에 도시된 바와 같이 실리콘 기판(1)의 표면을 산화시켜 게이트 산화막(2)을 형성한 후 상기 게이트 산화막(2)상에 폴리실리콘(3)을 증착한다. 그리고 제1b도에 도시된 바와 같이 880℃의 온도에서 상기 폴리실리콘(3)에 POCℓ3와 같은 불순물 이온을 도핑시키는데, 이때 상기 폴리실리콘(3)의 그레인(Grain) 크기는 도핑 온도 및 주입되는 불순물 이온의 농도에 따라 조절된다. 특히 플래쉬(Flash) 메모리 소자의 플로팅 게이트 전극을 형성하는 경우 소자의 동작 속도를 결정하는 비저항 특성과 유전체막(Dielectric Film)의 특성을 고려하여 불순물 이온의 도핑 농도를 조절해야 한다. 그런데 상기 도핑 공정시 상기 제1b도에 도시된 "A"부분을 확대 도시한 제1c도를 살펴보면 상기 폴리실리콘(3)의 그레인(4)과 그레인(4) 사이에 상기 게이트 산화막(2)의 성장으로 인해 산화막 계곡(Oxide Valley; B 부분)이 형성된다. 그리고 상기 폴리실리콘(3)의 그레인(4) 계면을 따라 하부로 침투되는 불순물 이온이 상기 산화막 계곡(B)을 통해 상기 게이트 산화막(2)으로 이동한다. 그러므로 상기 산화막 계곡(B)의 상층부에 존재하는 불순물 이온의 농도는 하부보다 높은 상태를 유지하며, 이때 상기 산화막 계곡(B)의 크기가 클수록 침투된 불순물 이온이 축적될 확률도 증가된다. 결국 상기 산화막 계곡(B)의 크기가 증가될수록 상기 게이트 산화막(2) 내부에 불순물 이온이 넓게 확산되기 때문에 상기 폴리실리콘(3)의 그레인(4) 계면과 이웃하는 부분의 상기 게이트 산화막(2)에는 국부적으로 불순물 이온 도핑층이 형성된다.Conventionally, as shown in FIG. 1A, the surface of the silicon substrate 1 is oxidized to form a gate oxide film 2, and then polysilicon 3 is deposited on the gate oxide film 2. As shown in FIG. 1B, the polysilicon 3 is doped with impurity ions such as POCl 3 at a temperature of 880 ° C, in which the grain size of the polysilicon 3 is a doping temperature and It is adjusted according to the concentration of impurity ions. In particular, in the case of forming a floating gate electrode of a flash memory device, the doping concentration of impurity ions must be adjusted in consideration of the resistivity characteristic that determines the operation speed of the device and the characteristics of the dielectric film. However, referring to FIG. 1C, which is an enlarged view of the portion “A” shown in FIG. 1B during the doping process, the gate oxide layer 2 may be disposed between the grains 4 and 4 of the polysilicon 3. Growth forms an Oxide Valley (part B). Impurity ions penetrating downward along the grain 4 interface of the polysilicon 3 move to the gate oxide film 2 through the oxide film valley B. Therefore, the concentration of impurity ions present in the upper layer of the oxide film valley B is maintained at a higher state than the lower part. At this time, as the size of the oxide film valley B is larger, the probability of infiltrating impurity ions is also increased. As a result, as the size of the oxide valley B increases, impurity ions diffuse widely in the gate oxide film 2, so that the gate oxide film 2 adjacent to the grain 4 interface of the polysilicon 3 is increased. The impurity ion doped layer is formed locally.
상기한 바와 같이 산화막 계곡은 폴리실리콘의 그레인 크기와 밀접한 관계를 갖는데, 일반적으로 폴리실리콘의 그레인 크기가 증가되면 산화막 계곡의 크기도 증가된다. 그러므로 폴리실리콘의 그레인 크기가 증가되면 비저항 값은 감소되어 소자의 동작 속도가 향상되기 때문에 폴리실리콘의 그레인 크기는 플래쉬 메모리 소자의 동작 속도 및 소거(Erase) 동작시 발생되는 과도 소거(Over Erase) 문제와 관계가 있다고 볼 수 있는데, 상기 과도 소거는 상기 게이트 산화막에 국부적으로 형성된 불순물 이온 도핑층에서 전자 트랩(Electron Trap) 또는 에너지 장벽의 높이가 감소되기 때문에 발생되는 순간적인 소거 속도의 증가에 의한 현상이다.As described above, the oxide valley has a close relationship with the grain size of the polysilicon. In general, when the grain size of the polysilicon is increased, the size of the oxide valley also increases. Therefore, as the grain size of polysilicon increases, the resistivity decreases and the operating speed of the device improves. Therefore, the grain size of polysilicon affects the operation speed and erase of the flash memory device. The transient erasure is caused by an instantaneous increase in the erase rate caused by the decrease of the height of the electron trap or the energy barrier in the impurity ion doped layer formed locally on the gate oxide layer. to be.
따라서 본 발명은 도핑 온도 및 이온의 량을 조절하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 게이트 전극 형성 방법을 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a gate electrode of a semiconductor device which can solve the above disadvantages by controlling the doping temperature and the amount of ions.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판의 표면을 산화시켜 게이트 산화막을 형성한 후 상기 게이트 산화막상에 폴리실리콘을 증착하는 단계와, 상기 단계로부터 소정의 온도 및 POCℓ3와 산소가 일정 비율로 플로우되는 분위기하에서 상기 폴리실리콘층에 분순물 이온을 도핑시키는 단계로 이루어지는 것을 특징으로 하며, 상기 도핑 공정은 800 내지 850℃의 온도에서 실시되는 것을 특징으로 한다.The present invention for achieving the above object is a step of oxidizing the surface of the silicon substrate to form a gate oxide film, and then depositing polysilicon on the gate oxide film, a predetermined temperature and POCl 3 and oxygen is a predetermined ratio Doping the impurities in the polysilicon layer in an atmosphere flowed into the, characterized in that the doping process is characterized in that carried out at a temperature of 800 to 850 ℃.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
제2a도 내지 제2c도는 본 발명에 따른 반도체 소자의 게이트 전극형성 방법을 설명하기 위한 소자의 단면도로서,2A through 2C are cross-sectional views of devices for describing a method of forming a gate electrode of a semiconductor device according to the present invention.
제2a도는 850 내지 920℃의 온도에서 실리콘 기판(11)의 표면을 산화시켜 60 내지 200Å두께의 게이트 산화막(12)을 형성한 후 585 내지 625℃의 온도에서 저압화학기상증착(LPCVD) 방법을 이용하여 상기 게이트 산화막(12)상에 폴리실리콘(13)을 증착한 상태의 단면도로서, 상기 게이트 산화막(12)은 습식 또는 건식 산화 공정에 의해 형성된다. 여기서 상기 습식 산화 공정은 수소(H2) 및 산소(O2)를 산화제로 사용하며, 이때 상기 수소(H2) 및 산소(O2)의 공급비는 1 내지 1.5 : 1 정도가 되도록 한다. 예를 들어 5 내지 10 slm의 수소(H2) 및 2 내지 10 slm의 산소(O2)가 공급되도록 한다.FIG. 2a shows a method of oxidizing the surface of the silicon substrate 11 at a temperature of 850 to 920 ° C. to form a gate oxide film 12 having a thickness of 60 to 200 μs, and then performing a low pressure chemical vapor deposition (LPCVD) method at a temperature of 585 to 625 ° C. FIG. A cross-sectional view of a state in which polysilicon 13 is deposited on the gate oxide film 12 by using the gate oxide film 12, wherein the gate oxide film 12 is formed by a wet or dry oxidation process. Here, the wet oxidation process uses hydrogen (H 2 ) and oxygen (O 2 ) as oxidants, wherein the supply ratio of hydrogen (H 2 ) and oxygen (O 2 ) is about 1 to 1.5: 1. For example, 5 to 10 slm of hydrogen (H 2 ) and 2 to 10 slm of oxygen (O 2 ) are supplied.
제2b도는 800 내지 850℃의 온도 및 POCℓ3와 산소(O2)가 일정 비율로 플로우(Flow)되는 분위기하에서 상기 폴리실리콘층(13)에 불순물 이온을 도핑시키는 상태의 단면도로서, 상기 POCℓ3와 산소(O2)의 플로우비는 8 내지 10 : 1 정도가 되도록 한다. 그리고 상기 도핑 공정시 상기 POCℓ3액체 소오스(Liquid Source)를 버블링(Bubbling)하는 케리어 가스(Carrier gas)로는 질소(N2), 헬륨(He), 네온(Ne), 아르곤(Ar) 등과 같은 비반응 가스를 사용하며, 이때 질소(N2) 버블시 일정량의 상기 POCℓ3액체 소오스가 플로우될 수 있도록 상기 POCℓ3액체 소오스 용기를 20 내지 25℃의 온도로 유지시킨다. 여기서 상기 POCℓ3액체 소오스를 버블링하는 케리어 가스로 사용되는 질소(N2)와 산소(O2)는 1 : 1 내지 3의 비율로 공급되도록 하는데, 예를 들어 상기 질소(N2)는 100 내지 300 sccm 그리고 상기 산소(O2)는 100 내지 600 sccm의 량으로 공급되도록 한다. 또한 상기 도핑 공정에 포함되는 정화(Purge) 공정은 800 내지 850℃의 온도 및 질소(N2) 가스 분위기하에서 30 내지 90 분동안 실시한다.No. 2b turns temperature and POCℓ 3 and oxygen of 800 to 850 ℃ (O 2) is a cross-sectional view of the state of doping of impurity ions into the polysilicon layer (13) in the flow (Flow) atmosphere at a constant rate, the POCℓ 3 And the flow ratio of oxygen (O 2 ) is about 8 to 10: 1. Carrier gas for bubbling the POCl 3 liquid source during the doping process may include nitrogen (N 2 ), helium (He), neon (Ne), argon (Ar), and the like. An unreacted gas is used, wherein the POCl 3 liquid source vessel is maintained at a temperature of 20-25 ° C. such that a certain amount of the POCl 3 liquid source can flow during the nitrogen (N 2 ) bubble. Here, nitrogen (N 2 ) and oxygen (O 2 ) used as a carrier gas for bubbling the POCl 3 liquid source are supplied at a ratio of 1: 1 to 3, for example, the nitrogen (N 2 ) is 100 To 300 sccm and the oxygen (O 2 ) is to be supplied in an amount of 100 to 600 sccm. In addition, the purge process included in the doping process is carried out for 30 to 90 minutes at a temperature of 800 to 850 ℃ and nitrogen (N 2 ) gas atmosphere.
제2c도는 상기와 같은 도핑 공정에 의해 게이트 전극이 형성된 상태로서, 상기 제2b도의 "C" 부분을 확대한 단면도이다. 이때 예를 들어 상기 POCℓ3와 산소(O2)의 플로우비를 8 내지 10 : 1정도로 조절하는 경우 상기 폴리실리콘(13)의 비저항 값은 300±Ω/□가 된다.FIG. 2C is a state in which a gate electrode is formed by the doping process as described above, and is an enlarged cross-sectional view of part “C” of FIG. 2B. At this time, for example, when the flow ratio of POCl 3 and oxygen (O 2 ) is adjusted to about 8 to 10: 1, the specific resistance of the polysilicon 13 is 300 ± Ω / □.
상기와 같이 도핑 온도 및 이온의 량을 조절하므로써 그레인(14)의 크기가 균일하며 평탄한 폴리실리콘층이 형성되고 그레인 계면에 산화막 계곡이 거의 존재하지 않게 된다.By controlling the doping temperature and the amount of ions as described above, the size of the grains 14 is uniform, and a flat polysilicon layer is formed, and almost no oxide valleys exist at the grain interfaces.
상술한 바와 같이 본 발명에 의하면 첫째, 폴리실리콘의 비저항 값을 조절하기 용이하고, 둘째, 도핑 공정시 폴리실리콘 그레인의 계면에서 방생되는 게이트 산화막의 성장이 억제되어 산화막 계곡이 균일하게 분포되며 그 크기가 미세화된다. 그러므로 게이트 산화막에 국부적으로 형성된 이온 주입층에서 발생되는 전자 트랩 또는 에너지 장벽의 높이 감소에 의한 과도 소거가 방지되어 소자의 신뢰성이 향상될 수 있는 탁월한 효과가 있다.As described above, according to the present invention, first, it is easy to control the specific resistance value of polysilicon, and second, growth of the gate oxide film generated at the interface of the polysilicon grains during the doping process is suppressed, so that the oxide valley valley is uniformly distributed and its size. Is refined. Therefore, there is an excellent effect of preventing the over-erasure caused by the height reduction of the electron trap or the energy barrier generated in the ion implantation layer formed locally on the gate oxide film, thereby improving the reliability of the device.
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|---|---|---|---|---|
| US10074560B2 (en) | 2016-09-23 | 2018-09-11 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor device |
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1996
- 1996-06-28 KR KR1019960024995A patent/KR100231727B1/en not_active IP Right Cessation
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| US10074560B2 (en) | 2016-09-23 | 2018-09-11 | Samsung Electronics Co., Ltd. | Method of manufacturing semiconductor device |
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