KR100274352B1 - Method of manufacturing a flash memory cell - Google Patents
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Abstract
Description
본 발명은 플래쉬 메모리 셀 제조 방법에 관한 것으로, 특히 플로팅 게이트와 하부 산화막 사이의 계면 특성을 향상시키므로써 소자의 구동 특성을 개선시킬 수 있는 플래쉬 메모리 셀 제조 방법에 관한 것이다.The present invention relates to a flash memory cell manufacturing method, and more particularly to a flash memory cell manufacturing method that can improve the driving characteristics of the device by improving the interface characteristics between the floating gate and the lower oxide film.
일반적인 스택 게이트 구조를 갖는 플래쉬 메모리에서 데이터의 프로그램(program) 및 판독(read) 방법은 다음과 같다. 즉, 콘트롤 게이트(control gate) 및 드레인(drain)에 고전압을 인가하고 이때 발생하는 핫 케리어 이펙트(hot carrier effect) 또는 파울러 노드하임 터널링(F-N tunneling)을 이용하여 터널 산화막(tunnel oxide)으로 전하를 통과시켜 이를 플로팅 게이트(floating gate)에 저장시키므로써 데이터가 프로그램 된다. 또한 데이터를 판독할 때에는 데이터를 프로그램 하는 경우보다 낮은 전압을 콘트롤 게이트에 인가하고 소오스(source)와 드레인(drain) 사이에 전위차를 유지시킨 상태에서 소오스와 드레인 사이에 흐르는 전류를 이용하여 데이터를 판독할 수 있다.A method of programming and reading data in a flash memory having a general stack gate structure is as follows. That is, a high voltage is applied to the control gate and the drain, and the charge is transferred to the tunnel oxide by using a hot carrier effect or FN tunneling. Data is programmed by passing it through and storing it in a floating gate. When reading data, read data using current flowing between the source and the drain while applying a lower voltage to the control gate and maintaining a potential difference between the source and the drain than when programming the data. can do.
이러한 스택 게이트 형태의 플래쉬 메모리에서는 플로팅 게이트와 콘트롤 게이트 사이에 형성되는 유전체막의 역할이 매우 중요하다. 즉, 데이터 프로그램시 콘트롤 게이트에 인가되는 고전압에서 전하가 플로팅 게이트 내부에만 유도되고 콘트롤 게이트에는 유지되지 않도록 베리어(barrier) 역할을 해야 한다. 또한 유전체막은 데이터를 프로그램한 후 인위적으로 소거시키지 않는 한 플로팅 게이트 내에 계속적으로 전하가 유지되어 데이터 리텐션(retention) 특성을 향상시킬 수 있도록 누설 전류 량을 최소화할 수 있는 구조로 제조되어야 한다.In such a stack gate type flash memory, the role of the dielectric film formed between the floating gate and the control gate is very important. That is, at the high voltage applied to the control gate during data programming, the charge must be acted as a barrier so that the charge is induced only inside the floating gate and not maintained at the control gate. In addition, the dielectric film must be manufactured in a structure capable of minimizing the amount of leakage current so that charge can be continuously maintained in the floating gate to improve data retention characteristics unless the data is artificially erased after programming.
일반적으로 사용되는 유전체막은 하부 산화막-질화막-상부 산화막(Oxide -Nitride-Oxide)의 삼중 구조를 갖는 ONO구조를 들 수 있다. 이 경우 하부 산화막은 플로팅 게이트용 폴리실리콘 상부에 형성되며 하부 산화막의 특성은 그 하부층인 플로팅 게이트의 도핑 농도, 그레인(grain) 크기 등의 특성에 의존한다. 따라서 하부 산화막의 특성을 개선하기 위해서는 최적화된 플로팅 게이트의 제조가 필요하게 된다.A dielectric film generally used may include an ONO structure having a triple structure of a lower oxide film, a nitride film, and an upper oxide film. In this case, the lower oxide layer is formed on the polysilicon for the floating gate, and the characteristics of the lower oxide layer depend on characteristics such as doping concentration and grain size of the floating gate, which is the lower layer. Therefore, in order to improve the characteristics of the lower oxide film, it is necessary to manufacture an optimized floating gate.
종래의 플로팅 게이트 형성 방법은 다음과 같다. 즉, 게이트 산화막을 형성하고 약 620℃의 온도조건에서 도핑되지 않은 폴리실리콘막을 증착한다. 이후 불순물을 도핑하므로써 플로팅 게이트가 형성된다. 이때 불순물 소오스로는 POCl3가 사용되며 800℃ 이상의 온도 조건에서 확산 방법을 이용하여 불순물이 도핑된다. 그러나 이러한 경우, POCl3도핑 공정이 800℃ 이상의 고온에서 실시되고 폴리실리콘 그레인 경계(boundary)로 그레인 부피 이상의 불순물이 도핑되어, P2O5제거를 위한 후속 공정인 디글레이즈(deglaze) 공정을 거치면서 그레인 경계의 홈(grooving)이 깊어지게 된다. 또한 하부 산화막 형성을 위한 산화 공정시 그레인 경계면과 그레인 벌크 간의 산화 속도 및 조성이 달라 표면의 거칠기가 증가하는 문제점이 있다. 뿐만 아니라 소자의 동작시 브레이크다운(breakdown) 전압이 낮아져 데이터 프로그램에 사용되는 전압의 선택 범위가 좁아지게 되고 소자의 리사이클링(recycling) 특성 및 데이터 리텐션 특성이 저하되는 문제점이 있다.The conventional floating gate forming method is as follows. That is, a gate oxide film is formed and an undoped polysilicon film is deposited at a temperature of about 620 ° C. A floating gate is then formed by doping the impurities. POCl 3 is used as an impurity source, and impurities are doped using a diffusion method at a temperature of 800 ° C. or higher. In this case, however, the POCl 3 doping process is carried out at a high temperature of 800 ° C. or higher and doped with impurities over the grain volume to the polysilicon grain boundary, followed by a deglaze process which is a subsequent process for removing P 2 O 5. Groove deeper at the grain boundaries. In addition, there is a problem in that the surface roughness increases due to the difference in oxidation rate and composition between the grain boundary and the grain bulk during the oxidation process for forming the lower oxide layer. In addition, the breakdown voltage is lowered during operation of the device, thereby narrowing the selection range of the voltage used in the data program, and reducing the recycling and data retention characteristics of the device.
따라서, 본 발명은 패시베이션 공정에 의해 형성한 패시베이션막을 하부 산화막의 일부로 하면서 플로팅 게이트 및 하부 산화막의 계면으로 이용하여 접합특성을 향상시키므로써 소자의 구동 특성을 향상시킬 수 있는 플래쉬 메모리 셀 제조 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention provides a flash memory cell manufacturing method capable of improving the driving characteristics of the device by using the passivation film formed by the passivation process as a part of the lower oxide film as an interface between the floating gate and the lower oxide film to improve the bonding characteristics. Its purpose is to.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀 제조 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판 상에 플로팅 게이트용 인-시투 도프트 비정질 실리콘층을 형성하는 단계, 상기 도프트 비정질 실리콘층 상에 패시베이션막을 형성하는 단계, 상기 패시베이션막 상부에 언도프트 비정질 실리콘막을 형성하는 단계, 상기 언도프트 비정질 실리콘막을 목표두께만큼 산화시켜 산화막을 형성하는 단계 및 상기 산화막 상에 질화막 및 상부 산화막을 형성하여 유전체막을 형성하고, 상기 유전체막 상에 콘트롤 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.The flash memory cell manufacturing method according to the present invention for achieving the above object is to form an in-situ doped amorphous silicon layer for a floating gate on a substrate having a structure formed with a number of elements for forming a semiconductor device, the dope Forming a passivation film on the amorphous silicon layer, forming an undoped amorphous silicon film on the passivation film, oxidizing the undoped amorphous silicon film to a target thickness to form an oxide film, and forming a nitride film and an upper portion on the oxide film Forming an oxide film to form a dielectric film, and forming a control gate on the dielectric film.
도 1(a) 내지 1(d)는 본 발명의 실시예에 따른 플래쉬 메모리 셀 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.1 (a) to 1 (d) are cross-sectional views of devices sequentially shown to explain a method of manufacturing a flash memory cell according to an embodiment of the present invention.
〈도면의 주요 부분에 대한 부호 설명〉<Description of Signs of Major Parts of Drawings>
11 : 반도체 기판 12 : 터널 산화막11
13 : 도프트 비정질 실리콘층 14 : 패시베이션막13: doped amorphous silicon layer 14: passivation film
15 : 언도프트 비정질 실리콘막 150 : 산화막15: undoped amorphous silicon film 150: oxide film
16 : 하부 산화막16: lower oxide film
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 1(a) 내지 1(d)는 본 발명의 실시예에 따른 플래쉬 메모리 셀 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.1 (a) to 1 (d) are cross-sectional views of devices sequentially shown to explain a method of manufacturing a flash memory cell according to an embodiment of the present invention.
도 1(a)에 도시된 바와 같이, 필드 산화막이 형성된 기판(11) 상부에 터널 산화막(12) 및 도프트 비정질 실리콘층(13)을 순차적으로 형성한다. 이때 터널 산화막(12)은 게이트 산화막으로 사용된다. 그리고, 저압 화학 기상 증착(LPCVD) 장비에서 500 내지 550℃의 온도 조건과 0.7 내지 1.0Torr 의 압력 조건에서 사일렌(SiH4) 가스를 소오스 가스로 하고, 인산(PH3) 가스를 불순물 소오스 가스로 하여 도프트 비정질 실리콘층(13)을 형성한다. 이러한 공정 조건에서 형성된 도프트 비정질 실리콘층(13)은 그 증착 조건에 따라 다음 [표 1]과 같은 표면 거칠기를 갖는다.As shown in FIG. 1A, the
[표 1]에서 나타난 바와 같이, 500∼550℃의 온도 조건, 0.7∼1.0Torr의 압력 조건에서 표면 거칠기가 낮은 도프트 비정질 실리콘막(13)이 형성됨을 알 수 있다.As shown in Table 1, it can be seen that the doped
도 1(b)는 도프트 비정질 실리콘층(13)을 형성하고 패시베이션(passivation) 공정을 실시하여 패시베이션막(14)을 형성한 후의 소자의 단면도이다. 패시베이션 막은 도프트 비정질 실리콘층(13) 표면의 실리콘 원자의 이동에 의한 표면 거칠기의 증가를 방지하고 하부 산화막과의 계면으로 이용하기 위하여 형성한다. 이때에는 도프트 비정질 실리콘층(13)에 모든 소오스 가스의 공급을 차단하고 500 내지 550℃의 온도 조건에서, 순수한 질소(N2) 가스 또는 비활성 기체에 산소(O2) 함유량이 20% 이하가 되도록 한 혼합 가스를 20slpm 정도의 유량으로 30분 내지 1시간 동안 흘려준다. 이렇게 하여 형성된 패시베이션막(14)은 도프트 비정질 실리콘층(13)의 표면에 치밀하고 얇은 산화막으로 형성되며 후속 열공정에서 도프트 비정질 실리콘층(13) 표면의 실리콘 원자의 이동을 최소화하게 한다.FIG. 1B is a cross-sectional view of the device after the doped
도 1(c)는 패시베이션막(14)이 형성된 전체 구조 상부에 언도프트 비정질 실리콘막(15)을 형성한 후의 소자의 단면도이다. 언도프트 비정질 실리콘막(15)의 증착시에는 사일렌(SiH4) 또는 디클로로사일렌(Si2H6) 가스를 이용하며 실리콘 소오스 가스의 유량은 700sccm 이하로 한다. 또한 언도프트 비정질 실리콘막(15)의 두께는 하부 산화막(ONO1) 목표 두께의 0.75배 정도로 하고 0.2∼1.0Torr의 압력 조건에서 증착한다. 이때, 증착 온도는 인으로 도핑된 도프트 비정질 실리콘층(13)의 증착 온도보다 낮은 470∼550℃ 정도로 하여 언도프트 비정질 실리콘막(15)을 증착하는 동안 결정화가 일어나는 것을 방지한다.1C is a cross-sectional view of the device after the undoped amorphous silicon film 15 is formed over the entire structure on which the passivation film 14 is formed. In the deposition of the undoped amorphous silicon film 15, a silicide (SiH 4 ) or dichloroxylene (Si 2 H 6 ) gas is used, and the flow rate of the silicon source gas is 700 sccm or less. In addition, the thickness of the undoped amorphous silicon film 15 is about 0.75 times the target thickness of the lower oxide film ONO1 and is deposited under a pressure of 0.2 to 1.0 Torr. At this time, the deposition temperature is about 470 to 550 ° C. lower than the deposition temperature of the doped
도 1(d)는 전체 구조 상부에 패시베이션막(14) 및 산화막(15)으로 이루어진 하부 산화막(16)을 형성한 후의 소자의 단면도이다. 산화막(150)을 형성하기 위해 먼저, 도프트 비정질 실리콘층(13)/패시베이션막(14)/언도프트 비정질 실리콘막(15)이 형성된 웨이퍼의 자연 산화막(도시되지 않음)을 제거한다. 이후 산화막(150)을 형성하기 위해 퍼니스의 온도가 산화 온도까지 상승하는 동안 비활성 기체 또는 순수한 질소(N2) 가스가 20ppm 이하가 되도록 퍼지시켜 자연산화막(도시되지 않음)의 생성을 최소화한다. 산화막(150)은 800℃ 이상의 온도에서 O2 가스를 이용하여 언도프트 비정질 실리콘막(15)을 산화막(150)의 목표 두께만큼 산화시키므로써 형성된다. 이러한 산화 공정은 O2가스의 확산을 통하여 이루어지는데, O2의 농도가 증가할수록 확산 계수가 감소하므로 패시베이션막(14)에 이르러서는 산화 속도가 현저하게 감소되어 도프트 비정질 실리콘층(13)에 영향을 주지 않으므로 공정 마진 측면에서 유리하게 된다.FIG. 1D is a cross-sectional view of the device after the lower oxide film 16 formed of the passivation film 14 and the oxide film 15 is formed over the entire structure. In order to form the
이후 일반적인 공정에 따라 질화막 및 상부 산화막을 형성하여 유전체막을 완성하고 콘트롤 게이트 전극, 금속 증착 및 패터닝 공정을 거쳐 스택 게이트형의 반도체 소자를 형성한다.Thereafter, a nitride film and an upper oxide film are formed according to a general process to complete a dielectric film, and a stack gate type semiconductor device is formed through a control gate electrode, a metal deposition, and a patterning process.
이와 같은 플래쉬 메모리 셀 제조 방법은 플로팅 게이트의 제조뿐만 아니라, 하부 전극과 상부 전극 사이에 형성되는 하부 산화막-질화막-상부 산화막(ONO)구조를 갖는 유전체막 형성에 모두 적용할 수 있다. 즉, 하부 구조가 형성된 기판 상에 플로팅 게이트용 도프트 비정질 실리콘층, 패시베이션막 및 언도프트 비정질 실리콘막을 순차적으로 형성한 후 언도프트 비정질 실리콘막을 산화시킨 산화막과 상기 패시베이션막으로 하부 산화막을 형성하므로써 플로팅 게이트와 유전체막 사이의 계면 특성을 향상시킬 수 있다.Such a flash memory cell manufacturing method can be applied not only to the manufacture of a floating gate but also to the formation of a dielectric film having a lower oxide film-nitride-top oxide film (ONO) structure formed between a lower electrode and an upper electrode. In other words, the doped amorphous silicon layer, the passivation film, and the undoped amorphous silicon film for the floating gate are sequentially formed on the substrate on which the lower structure is formed, and then the oxide film is oxidized and the lower oxide film is formed using the passivation film. The interface property between the gate and the dielectric film can be improved.
상술한 바와 같이, 도핑된 실리콘층과 하부 산화막의 계면이 패시베이션막이 되도록 하므로써 플로팅 게이트와 유전체막의 계면 특성이 향상되고, 하부 산화막과 플로팅 게이트 사이에 존재하는 경계 트랩 밀도가 감소하여 소자의 특성이 향상된다. 또한 데이터 프로그램시 사용되는 전압의 선택 범위가 넓어지게 되고 누설전류가 감소하여 데이터 리텐션 특성이 향상되는 효과가 있다.As described above, the interface between the doped silicon layer and the lower oxide film becomes a passivation film, thereby improving the interface characteristics of the floating gate and the dielectric film, and reducing the boundary trap density existing between the lower oxide film and the floating gate, thereby improving device characteristics. do. In addition, the selection range of the voltage used in data programming is widened and the leakage current is reduced, thereby improving data retention characteristics.
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| KR1019970061232A KR100274352B1 (en) | 1997-11-19 | 1997-11-19 | Method of manufacturing a flash memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990040753A KR19990040753A (en) | 1999-06-05 |
| KR100274352B1 true KR100274352B1 (en) | 2000-12-15 |
Family
ID=19525106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970061232A KR100274352B1 (en) | 1997-11-19 | 1997-11-19 | Method of manufacturing a flash memory cell |
Country Status (1)
| Country | Link |
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-
1997
- 1997-11-19 KR KR1019970061232A patent/KR100274352B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990040753A (en) | 1999-06-05 |
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