KR100231601B1 - Data output buffer - Google Patents
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Abstract
본 발명은 데이터 출력 버퍼의 풀-업 및 풀-다운 드라이버단을 각각 2개의 병렬 연결된 트랜지스터로 구성하고 패스트 페이지 모드(fast page mode)시 서로 다른 연속 데이터가 출력될 때 풀-스윙 시간(Full-swing time)을 줄이도록 상기 풀-업/풀-다운 드라이버단의 동작을 제어하도록 구현한 데이터 츨력 버퍼에 관한 것이다.The present invention is characterized in that the pull-up and pull-down driver stages of the data output buffer are each composed of two parallel-connected transistors and when the different continuous data is output in the fast page mode, the full- up / pull-down driver so as to reduce the swing time of the pull-up / pull-down driver.
Description
본 발명은 데이터 출력 버퍼에 관한 것으로, 보다 상세하게는 데이터 출력 버퍼의 풀-업 및 풀-다운 드라이버단를 각각 2개의 병렬 연결된 트랜지스터로 구성하고 피스트 페이지 모드(fast page mode)시 서로 다른 연속 데이터가 출력될 때 풀-스윙(Pull-swing time)을 줄이도록 상기 풀-업/풀-다운 드라이버단의 동작을 제어하도록 구현한 데이터 출력 버퍼에 관한 것이다.The present invention relates to a data output buffer, and more particularly to a data output buffer in which the pull-up and pull-down driver stages of the data output buffer are each formed of two parallel connected transistors, and different continuous data Up / pull-down driver stage so as to reduce the pull-swing time when the data is output.
제1도은 종래의 이디오(EDO : Extended Data Out) 디램(DRAM)에서의 데이터 출력 버퍼 및 그 주변 회로의 구성도로써, 데이터 출력 경로를 간단한 블록 구성으로 도시하였다.FIG. 1 is a configuration diagram of a data output buffer and its peripheral circuit in a conventional Extended Data Out (EDO) DRAM (DRAM), and shows a data output path in a simple block configuration.
그 구성은 도시된 바와 같이, 데이터 버스라인 센스앰프(10), 래치 회로부(20), 데이터 출력버퍼 제어 회로부(30), 데이터 출력 버퍼(40), 출력핀(DQ)으로 구성된다. 상기 구성에 의한 동작은 다음과 같다.As shown in the figure, the data bus line sense amplifier 10, the latch circuit portion 20, the data output buffer control circuit portion 30, the data output buffer 40, and the output pin DQ are configured. The operation according to the above configuration is as follows.
상기 데이터 버스라인 센스앰프(10)로부터 출력된 출력 신호 'rd' 는 상기 래치 회로부(20)를 통해 래치되고, 그 출력 'do'를 데이터 출력 버퍼(40)를 통하여 출력핀(DQ)으로 데이터를 출력하게 된다. 이 회로의 패스트 페이지 사이클(Fast Page Cycle)을 보면 제2도에 도시된 타이밍도와 같다.The output signal 'rd' output from the data bus line sense amplifier 10 is latched through the latch circuit portion 20 and the output 'do' is output to the output pin DQ via the data output buffer 40 . The fast page cycle of this circuit is the same as the timing shown in FIG.
상기 데이터 출력 버퍼(40)의 풀-업/풀-다운 드라이버로 구성된 2개의 N-모스형 트랜지스터(MN1,MN2)는 그 사이즈가 일정하여 연속된 두 사이클 동작에서 서로 다른 데이터가 출력될 때 첫 사이클의 데이터 출력시와 동일한 드라이브 능력으로 데이터 핀(DQ)을 구동한다. 첫 사이클 데이터 출력은 하프 스윙(haif swing)을 하고 패스트 페이지 내부의 서로 다른 연속 데이터 출력은 풀-스윙을 하게되어 상대적으로 데이터 스윙 타임은 2배로 증가하게 된다. 따라서, 상기 풀-업/풀-다운 트랜지스터의 크기는 패이지 사이클 수행시 풀-스윙을 할 때를 고려하여 결정해야만 하다. 결국, 상기 풀-업/풀-다운 트랜지스터의 크기는 커지기 되고, 이로인해 첫 사이클 데이터 출력시 오버 드라이브(over drive)를 하게 된다. 이는 전류 소모량이 커지게 되고 오버/언더 슈트(over/under shoot)에 의한 댐핑 노이즈(damping noise) 유발에 영향을 주게 되는 문제점이 있었다.The two N-MOS type transistors MN1 and MN2 constituted by the pull-up / pull-down drivers of the data output buffer 40 have the same size and the first And drives the data pin (DQ) with the same drive capability as that during the data output of the cycle. The first cycle data output is a half swing and the different continuous data outputs in the fast page are full-swing, so the data swing time is doubled relatively. Therefore, the size of the pull-up / pull-down transistor must be determined in consideration of the full-swing time in the execution of the paging cycle. As a result, the size of the pull-up / pull-down transistor is increased, which causes overdrive in the first cycle data output. This causes a problem that the current consumption is increased and the damping noise is caused by over / under shoot.
따라서 본 발명에서는 데이터 출력 버퍼의 풀-업 및 풀-다운 드라이버단를 각각 2개의 병렬 연결된 트랜지스터로 구성하고 패스트 모드시 서로 다른 연속 데이터가 출력될 때 풀-스윙 시간을 줄이도록 상기 풀-업/풀-다운 드라이버단 의 동작을 제어하도록 구현한 데이터 출력 버퍼를 제공하는데에 그 목적이 있다.Therefore, in the present invention, the pull-up and pull-down driver stages of the data output buffer are each composed of two parallel-connected transistors, and the pull-up / pull- And a data output buffer for controlling the operation of the down driver stage.
상기 목적을 달성하기 위해 본 발명의 실시예에 따른 데이터 출력 버퍼는, 데이터 버스라인으로 전송된 데이터 신호를 감지증폭하는 데이터 버스라인 센스 앰프와, 상기 데이터 버스라인 센스 앰프로부터 출력된 데이터 신호를 래치시키는 래치 수단과, 상기 래치 수단에 저장된 이전 데이터 신호를 데이터 출력버퍼 인에이블 신호에 의해 데이터 출력버퍼쪽으로 전송하는 데이터 출력버퍼 제어 수단을 포함하는 반도체 메모리 장치에 있어서, 상기 데이터 출력버퍼 제어수단의 출력신호에 의해 출력단자로 고전위를 전달하는 제1풀-업 드라이버 수단과; 상기 데이터 출력버퍼 제어수단의 출력신호에 의해 상기 출력단자로 저전위를 전달하는 제1풀-다운 드라이버 수단과; 상기 제1풀-업 드라이버 수단의 초기 동작시에만 상기 출력단자로 고전위를 공급하는 제2풀-업 드라이버 수단과; 상기 제1풀-다운 드라이버 수단의 초기 동작시에만 상기 출력단자로 저전위를 공급하는 제2풀-다운 드라이버 수단 및; 상기 래치 수단에 저장된 이전 데이터와 상기 데이터 버스라인 센스앰프로부터 출력된 새로운 데이터를 입력으로 하여 서로 다른 데이터임을 감지하게 되면 상기 제2풀-업/풀-다운 드라이버 수단을 동작시키는 데이타 감지신호 발생수단을 구비한다.According to an aspect of the present invention, there is provided a data output buffer including a data bus line sense amplifier for sensing and amplifying a data signal transmitted to a data bus line, a data bus line sense amplifier for latching a data signal output from the data bus line sense amplifier, And a data output buffer control means for transferring a previous data signal stored in the latch means to a data output buffer by a data output buffer enable signal, the semiconductor memory device comprising: First pull-up driver means for transferring a high potential to an output terminal by a signal; First pull-down driver means for transmitting a low potential to the output terminal by an output signal of the data output buffer control means; Second pull-up driver means for supplying a high potential to the output terminal only during an initial operation of the first pull-up driver means; Second pull-down driver means for supplying a low potential to said output terminal only during an initial operation of said first pull-down driver means; Up / pull-down driver means for activating the second pull-up / pull-down driver means if the previous data stored in the latch means and the new data output from the data bus line sense amplifier are input and sense different data, Respectively.
제1도는 종래의 데이터 출력 버퍼 및 그 주변 회로구성도.FIG. 1 is a block diagram of a conventional data output buffer and its peripheral circuit.
제2도는 제1도의 동작 타이밍도.FIG. 2 is an operation timing diagram of FIG. 1; FIG.
제3도는 본 발명의 제1실시예에 따른 데이터 출력 버퍼의 회로구성도.FIG. 3 is a circuit configuration diagram of a data output buffer according to the first embodiment of the present invention; FIG.
제4도는 본 발명에서 사용된 제어 신호를 발생시키는 데이터 감지신호 발생 회로도.FIG. 4 is a circuit diagram of a data sensing signal generating circuit for generating a control signal used in the present invention; FIG.
제5도는 제3도의 동작 타이밍도.FIG. 5 is an operation timing diagram of FIG. 3; FIG.
제6도는 종래 및 본 발명에 의한 출력 신호를 비교한 출력파형도.6 is an output waveform chart comparing output signals according to the related art and the present invention.
제7도는 본 발명의 제2실시예에 따른 데이터 출력 버퍼의 회로도.FIG. 7 is a circuit diagram of a data output buffer according to a second embodiment of the present invention; FIG.
제8도는 본 발명의 제3실시예에 따른 데이터 출력 버퍼의 회로도.FIG. 8 is a circuit diagram of a data output buffer according to a third embodiment of the present invention; FIG.
제9도는 본 발명의 제4실시예에 따른 데이터 출력 버퍼의 회로도.FIG. 9 is a circuit diagram of a data output buffer according to a fourth embodiment of the present invention; FIG.
제10도는 본 발명의 제5실시예에 따른 데이터 출력 버퍼의 회로도.FIG. 10 is a circuit diagram of a data output buffer according to a fifth embodiment of the present invention; FIG.
제1도는 본 발명의 제6실시예에 따른 데이터 출력 버퍼의 회로도.FIG. 1 is a circuit diagram of a data output buffer according to a sixth embodiment of the present invention; FIG.
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
10 : 데이터 버스라인 센스앰프 20 : 래치 회로부10: Data bus line sense amplifier 20: Latch circuit part
30 : 데이터 출력 버퍼 제어회로부 40, 41 : 데이터 출력 버퍼30: Data output buffer control circuit section 40, 41: Data output buffer
상술한 목적과 특징 및 장점은 첨부된 도면과 관련된 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The foregoing and other objects, features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제3도은 본 발명의 제 1 실시예에 다른 데이터 출력 버퍼(41) 및 그 주변회로의 회로구성도를 나타낸 것으로, 데이터 버스라인으로 전송된 데이터 신호를 감지증폭하는 데이터 버스라인 센스 앰프(10)와, 상기 데이터 버스라인 센스 앰프로부터 출력된 데이터 신호를 래치시키는 래치 회로부(20)와, 상기 래치 회로부(20)에 저장된 이전 데이터 신호를 데이터 출력버퍼 인에이블 신호에 의해 데이터 출력 버퍼(41)쪽으로 전송하는 데이터 출력버퍼 제어 회로부(30)와, 상기 래치 회로부(20)에 저장된 이전 데이터와 상기 데이터 버스라인 센스앰프(10)로부터 출력된 새로운 데이터를 입력으로 하여 서로 다른 데이터를 감지한 신호를 출력하는 데이터 감지 신호 발생회로(제4도)를 구비한다.3 shows a circuit configuration of a data output buffer 41 and a peripheral circuit thereof according to the first embodiment of the present invention. The data bus line sense amplifier 10 senses and amplifies a data signal transmitted to a data bus line, A latch circuit portion 20 for latching the data signal output from the data bus line sense amplifier and a latch circuit portion 20 for latching the previous data signal stored in the latch circuit portion 20 to the data output buffer 41 A data output buffer control circuit section 30 for receiving the data output from the data bus line sense amplifier 10 and a data output buffer control circuit section 30 for receiving the data from the latch circuit section 20 and the new data output from the data bus line sense amplifier 10, And a data detection signal generating circuit (FIG. 4).
그리고, 상기 데이터 출력 버퍼(41)는 상기 데이터 출력버퍼 제어 회로부(30)의 출력신호가 제1논리를 가질 때 출력단자로 고전위를 전달하는 제1풀-업 드라이버단(MN1)과, 상기 데이터 감지신호 발생회로(제4도)의 출력 신호(up)에 의해 상기 제1풀-업 드라이버단(MN1)의 초기 동작시에만 상기 출력단자(DQ)로 고전위를 공급하는 제2풀-업 드라이버단(MN3)과, 상기 데이터 출력버퍼 제어 회로부(30)의 출력신호가 제2논리를 가질 때 출력단자로 저전위를 전달하는 제1풀-다운 드라이버단(MN2)과, 상기 데이터 감지신호 발생회로(제4도)의 출력 신호(dn)이 의해 상기 제1풀-다운 드라이버단(MN2)의 초기 동작시에만 상기 출력단자로 저전위를 공급하는 제2풀-다운 드라이버단(MN4)를 구비한다.The data output buffer 41 includes a first pull-up driver stage MN1 for transferring a high potential to an output terminal when the output signal of the data output buffer control circuit 30 has a first logic level, The second pull-up driver MN1 supplies a high potential to the output terminal DQ only during the initial operation of the first pull-up driver stage MN1 by the output signal up of the data sense signal generating circuit (FIG. 4) Down driver stage (MN2) for transferring a low potential to the output terminal when the output signal of the data output buffer control circuit section (30) has a second logic, and a second full-down driver stage Down driver stage MN4 for supplying a low potential to the output terminal only during the initial operation of the first pull-down driver stage MN2 by the output signal dn of the signal generating circuit (FIG. 4) .
상기 데이터 감지신호 발생회로의 구성은 제4도에 도시된 바와 같이, 상기 데이터 버스라인 센스앰프(10)로부터 출력된 데이터 신호(rd)와 래치 회로부(20)에 저장된 이전 데이터 신호(do)를 입력으로 하는 익스크루시브-OR 게이트(XOR)와, 상기 래치 회로부(20)로부터 출력된 데이터 신호의 반전 신호와 상기 익스크루시브-OR(XOR)로부터 출력된 신호와 패스트 페이지 사이클에서 첫 사이클 이후에 인에이블되는 신호(oel)를 각각 입력으로 하여 이들 신호들을 AND 논리연산한 값을 상기 제2풀-업 드라이버단(MN3)의 게이트로 출력하는 제1AND 게이트(AND1)와, 상기 래치 회로부(20)와 익스크루시브-OR 게이트(XOR)로부터 각각 출력된 신호와 상기 인에이블 신호(oel)를 각각 입력으로 하여 이들 신호들을 AND 논리연산한 값을 상기 제2풀-다운 드라이버단(MN4)의 게이트로 출력하는 제2AND 게이트(AND2)로 구성된다.As shown in FIG. 4, the data sense signal generating circuit includes a data signal rd output from the data bus line sense amplifier 10 and a previous data signal do stored in the latch circuit 20 (XOR), an inverted signal of the data signal output from the latch circuit unit 20, a signal output from the exclusive OR (XOR), and a signal output from the first cycle after the fast page cycle A first AND gate AND1 for outputting a value obtained by performing an AND logic operation on the input signal oel to the gate of the second pull-up driver stage MN3, Down driver stage (MN4) by inputting a signal output from the exclusive-OR gate (20) and an exclusive OR gate (XOR) and the enable signal (oel) Output to the gate of It is composed of the 2AND gate (AND2).
상기와 같이 구성된 데이터 감지신호 발생회로는 첫 사이클에서 제2풀-업/풀-다운 드라이버단(MN3,MN4)를 오프시키고, 패스트 페이지 사이클에서 연속된 서로 다른 데이터출력이 진행될 때만 상기 제2풀-업/풀-다운 드라이버단(MN3,MN4)을 동작시킨다.The data sense signal generation circuit configured as described above turns off the second pull-up / pull-down driver stage (MN3, MN4) in the first cycle and only turns on the second pull- Up / pull-down driver stages (MN3, MN4).
제5도는 제3도의 동작 타이밍도로서, 패스트 페이지 사이클을 나타낸 것이다. 여기서 /CAS 신호(b)으 첫 사이클에서 출력 데이터(DQ)는 '하이', 두번째 사이클에서도 '하이', 세 번째부터는 서로 다른 데이터가 반복되는 것을 보여준다. 'oe' 신호(e)는 데이터 출력 버퍼 인에이블 신호이고, 'oel'신호(f)는 패스트 페이지 사이클에서 첫 사이클 이후에 인에이블되는 신호로 제4도의 데이터 감지신호 발생회로의 입력으로 사용되어 데이터 출력 버퍼의 제2풀-업 드라이버단(MN3)과 제2풀-다운 드라이버단(MN4)을 제어하는 신호이다. 여기서, 'oel' 신호가 'oe' 신호와 같아도 별문제는 없으나, 같을 경우 첫 사이클을 위해 'rd'와 'do'의 초기값을 신중하게 설정하여 '인베이드 데이터(invalid data)'를 방지하도록 하여야 한다. 첫 사이클이 진행되면 rd.do 신호의 상태가 결정되고, 그 다음 사이클이 진행되면 상기 데이터 감지신호 발생회로에서 상기 데이터 버스라인 센스 앰프(10)의 출력신호(rd)와 상기 래치 회로부(20)의 출력신호(do)를 서로 비교하여 서로 다른 상태일때만 제1노드(N1)가 하이 레벨로 된다. 이때 'do' 신호의 상태에 따라 상기 제2풀-업/풀-다운 드라이버단(MN3,MN4)의 동작을 제어하는 제어 신호(up,dn)의 상태가 결정되게 한다. 출력 데이터(DQ)가 하이에서 로우로 전이될때는 제2풀-다운 드라이버단(MN4)을 제어하는 dn 신호가, 로우에서 하이로 전이될때는 제2풀-다운 드라이버단(MN3)을 제어하는 up 신호가 인에이블되게 된다. 따라서 서로 다른 출력 데이터 전환시 데이터 출력 버퍼의 풀-업 및 풀-다운 드라이버단을 상대적으로 크게 사용함으로써 동작속도를 향상시킬 수 있다. 제6도은 출력 데이터가 전이되는 부분을 종래의 경우(a)와 본 발명에 의한 경우(b,c)를 비교하여 나타낸 것으로, 데이터의 전이 속도가 향상되었음을 알 수 있다.FIG. 5 is an operation timing diagram of FIG. 3, showing a fast page cycle. Here, the output data (DQ) in the first cycle of / CAS signal (b) shows 'HIGH', and 'HIGH' in the second cycle. The 'oe' signal e is a data output buffer enable signal and the 'oel' signal f is a signal that is enabled after the first cycle in the fast page cycle and is used as an input to the data sense signal generation circuit of FIG. 4 Down driver stage (MN3) and the second pull-down driver stage (MN4) of the data output buffer. Here, if the 'oel' signal is the same as the 'oe' signal, there is no problem, but if it is the same, set the initial values of 'rd' and 'do' carefully for the first cycle to prevent 'invalid data' . When the first cycle is progressed, the state of the rd.do signal is determined. When the next cycle is progressed, the data sense signal generating circuit outputs the output signal rd of the data bus line sense amplifier 10 and the latch circuit 20, The first node N1 is at a high level only when the output signals do of the first node N1 are different from each other. At this time, the states of the control signals (up, dn) for controlling the operations of the second pull-up / pull-down driver stages MN3 and MN4 are determined according to the state of the 'do' signal. When the output data DQ transitions from high to low, the dn signal controlling the second pull-down driver stage MN4 controls the second pull-down driver stage MN3 when transitioning from low to high up signal is enabled. Therefore, the operation speed can be improved by relatively using the pull-up and pull-down driver stages of the data output buffer relatively differently when switching different output data. FIG. 6 shows a comparison between the conventional case (a) and the present invention (b, c) where the output data is transferred, and it can be seen that the data transfer rate is improved.
제7도 내지 제11도는 본 발명의 제2실시예 내지 제6실시예에 따른 데이터 출력 버퍼의 회로도로서, 그 기본 개념은 및 동작은 제3도의 제1실시예와 동일하다. 또한, 여기서 사용된 제2풀-업 및 제2풀-다운 드라이버단의 게이트로 입력되는 제어 신호(up,dn)도 제4도의 데이터 감지신호 발생회로에서 출력된 동일한 신호이다.FIGS. 7 to 11 are circuit diagrams of data output buffers according to second to sixth embodiments of the present invention, the basic concept and operation of which are the same as those of the first embodiment of FIG. 3. Also, the control signals (up, dn) input to the gates of the second pull-up and second pull-down driver stages used here are the same signals output from the data sense signal generation circuit of FIG.
제7도는 본 발명의 제2실시예에 따른 데이터 출력 버퍼의 회로도로서, 제3도의 회로중 상기 전원전압(Vcc)과 제1풀-업 드라이버단(MN5) 사이에, 그리고 상기 제1풀-다운 드라이버단(MN6)과 전지전압(Vss) 사이에 저항(R1, R2)이 각각 접속한 것이다. 이 저항(R1, R2)은 출력 데이터의 댐핑 노이즈를 줄이기 위해 사용하였다.FIG. 7 is a circuit diagram of a data output buffer according to a second embodiment of the present invention. FIG. 7 is a circuit diagram of a data output buffer according to the second embodiment of the present invention, between the power supply voltage Vcc and the first pull-up driver stage MN5, And the resistors R1 and R2 are connected between the down driver terminal MN6 and the battery voltage Vss, respectively. The resistors R1 and R2 are used to reduce the damping noise of the output data.
제8도는 본 발명의 제3실시예에 따른 데이터 출력 버퍼의 회로도로서, 제3도의 회로중 상기 전원전압(Vcc)과 제2풀-업 드라이버단(MN11) 사이에, 그리고 상기 제2풀-다운 드라이버단(MN12)과 전지전압(Vss) 사이에 저항(R3, R4)이 각각 접속한 것이다.FIG. 8 is a circuit diagram of a data output buffer according to a third embodiment of the present invention. FIG. 8 is a circuit diagram of a data output buffer according to the third embodiment of the present invention, between the power supply voltage Vcc and the second pull-up driver stage MN11, And the resistors R3 and R4 are connected between the down driver stage MN12 and the battery voltage Vss, respectively.
제9도는 본 발명의 제4실시예에 따른 데이터 출력 버퍼의 회로도로서, 제3도의 회로중 상기 출력단자(DQ)와 제1풀-다운 드라이버단(MN14) 사이에 출력 데이터의 댐핑 노이즈를 줄이기 위해 저항(R5)을 접속시킨 것이다.FIG. 9 is a circuit diagram of a data output buffer according to a fourth embodiment of the present invention, in which the damping noise of the output data between the output terminal DQ and the first pull-down driver stage MN14 in the circuit of FIG. And the resistance R5 is connected.
제10도는 본 발명의 제5실시예에 따른 데이터 출력 버퍼의 회로도로서, 제3도의 회로중 상기 출력단자(DQ)와 제2풀-다운 드라이버단(MN20) 상이에 출력 데이터의 댐핑 노이즈를 줄이기 위해 저항(R6)을 접속시킨 것이다.FIG. 10 is a circuit diagram of a data output buffer according to a fifth embodiment of the present invention, in which the damping noise of the output data on the output terminal DQ and the second full-down driver stage MN20 of the circuit of FIG. And the resistance R6 is connected.
제11도는 본 발명의 제6실시예에 따른 데이터 출력 버퍼의 회로도로서, 제3도의 회로에서 상기 제2풀-업 및 제2풀-다운 드라이버단이 상기 출력단자(DQ)에 적어도 2개 이상 접속되어 있는 실시예를 도시한 것이다.11 is a circuit diagram of a data output buffer according to a sixth embodiment of the present invention. In the circuit of FIG. 3, the second pull-up and second pull-down driver stages are connected to the output terminal DQ by at least two To which the present invention is connected.
이상에서 설명한 바와 같이, 본 발명의 의한 데이터 출력 버퍼를 반도체 장치 또는 반도체 메모리 장치 내무에 구현하게 되면 다음과 같은 효과가 있다.As described above, if the data output buffer according to the present invention is implemented in a semiconductor device or a semiconductor memory device, the following effects can be obtained.
첫째로, EDO 모드에서 출력 버퍼 드라이버단의 크기는 선택적으로 조절할 수 있어 전류소모를 줄일 수 있으며, 둘째로, 시간차에 의한 서로 다른 출력 데이터의 전이 속도를 빠르게 할 수 있어 엑세스 타임을 개선시킬 수 있으며, 셋째로, 시간차에 의한 서로 다른 데이터를 출력할때민 드라이버단의 크기가 시간차를 두고 커지므로, 댐핑 노이즈를 감소킬 수 있으며, 넷째로, DQ 노드의 접합 면적 증가로 ESD 특성을 향상시킬 수 있는 효과가 있다.First, in the EDO mode, the size of the output buffer driver stage can be selectively adjusted to reduce current consumption. Second, the access time can be improved by speeding up the transition speed of different output data by time difference Thirdly, when outputting different data by time difference, the size of the driver tip increases with time difference, so that the damping noise can be reduced. Fourth, the ESD characteristics can be improved by increasing the junction area of the DQ node There is an effect.
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960049393A KR100231601B1 (en) | 1996-10-29 | 1996-10-29 | Data output buffer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960049393A KR100231601B1 (en) | 1996-10-29 | 1996-10-29 | Data output buffer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980030043A KR19980030043A (en) | 1998-07-25 |
| KR100231601B1 true KR100231601B1 (en) | 1999-11-15 |
Family
ID=19479400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960049393A KR100231601B1 (en) | 1996-10-29 | 1996-10-29 | Data output buffer |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100231601B1 (en) |
-
1996
- 1996-10-29 KR KR1019960049393A patent/KR100231601B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980030043A (en) | 1998-07-25 |
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