KR19980030043A - Data output buffer - Google Patents
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Abstract
본 발명은 데이타 출력 버퍼의 풀-업 및 풀-다운 드라이버단를 각각 2개의 병렬 연결된 트랜지스터로 구성하고 패스트 페이지 모드(fast page mode)시 서로 다른 연속 데이타가 출력될 때 풀-스윙 시간(Pull-swing time)을 줄이도록 상기 풀-업/풀-다운 드라이버단의 동작을 제어하도록 구현한 데이타 출력 버퍼에 관한 것이다.According to the present invention, the pull-up and pull-down driver stages of the data output buffer are composed of two parallel-connected transistors, respectively, and pull-swing time when different continuous data is output in the fast page mode. It relates to a data output buffer implemented to control the operation of the pull-up / pull-down driver stage to reduce time.
Description
본 발명은 데이타 출력 버퍼에 관한 것으로, 특히 데이타 출력 버퍼의 풀-업 및 풀-다운 드라이버단을 각각 2개의 병렬 연결된 트랜지스터로 구성하고 패스트 페이지 모드(fast page mode)시 서로 다른 연속 데이타가 출력될 때 풀-스윙 시간(Pull-swing time)을 줄이도록 상기 풀-업/풀-다운 드라이버단의 동작을 제어하도록 구현한 데이타 출력 버퍼에 관한 것이다.The present invention relates to a data output buffer. In particular, the pull-up and pull-down driver stages of the data output buffer are composed of two parallel-connected transistors, and different continuous data can be output in the fast page mode. And a data output buffer implemented to control the operation of the pull-up / pull-down driver stage to reduce the pull-swing time.
도 1은 종래의 이디오(EDO: Extended Data Out) 디램(DRAM)에서의 데이타 출력 버퍼 및 그 주변 회로의 구성도로써, 데이타 출력 경로를 간단한 블럭 구성으로 도시하였다. 그 구성은 도시된 바와 같이. 데이타 버스라인 센스앰프(10), 래치 회로부(20), 데이타 출력버퍼 제어 회로부(30),데이타 출력 버퍼(40), 출력핀(DQ)으로 구성된다. 상기 구성에 의한 동작은 다음과 같다. 상기 데이타 버스라인 센스엠프(10)로부터 출력된 출력신호 'rd' 는 상기 래치 회로부(20)를 통해 래치되고, 그 출력 'do'를 데이타 출력 버퍼(40)를 통하여 출력핀(DQ)으로 데이타를 출력하게 된다. 이 회로의 패스트 페이지 사이클(Fast Page Cycle)을 보면 도 2 에 도시된 타이밍도와 같다.FIG. 1 is a block diagram of a data output buffer and a peripheral circuit in a conventional Extended Data Out (EDO) DRAM. The data output path is illustrated in a simple block configuration. As its configuration is shown. And a data bus line sense amplifier 10, a latch circuit 20, a data output buffer control circuit 30, a data output buffer 40, and an output pin DQ. The operation by the above configuration is as follows. The output signal 'rd' output from the data bus line sense amplifier 10 is latched through the latch circuit unit 20, and the output 'do' is output to the output pin DQ through the data output buffer 40. Will print The Fast Page Cycle of this circuit is shown in the timing diagram shown in FIG.
이때, 상기 데이타 출력 버퍼(40)의 풀-업/풀-다운 드라이버로 구성된 2개의 N-모르형 트랜지스터(MN1, MN2)는 그 사이즈가 일정하여 연속된 두 사이클 동작에서 서로 다른 데이타가 출력될 때 첫 사이클의 데이타 출력시와 동일한 드라이브 능력으로 데이타 핀(DQ)을 구동한다. 첫 사이클 데이타 출력은 할프 스윙(half swing)을 하고 패스트 페이지 내부의 서로 다른 연속 데이타 출력은 풀-스윙을 하게 되어 상대적으로 데이타 스윙 타임은 2배로 증가하게 된다. 따라서, 상기 풀-업/풀-다운 트랜지스터의 크기는 패이지 사이클 수행시 풀 스윙을 할때를 고려하여 결정해야만 한다. 결국 상기 풀-업/풀-다운 트랜지스터의 크기는 커지게 되고, 이로인해 첫 사이클 데이타 출력시 오버 드라이브(over drive)를 하게 된다. 이는 전류 소모량이 커지게 되고 오버/언더 슈트(over/under shoot)에 의한 댐핑 노이즈(damping noise) 유발에 영향을 주게 되는 문제점이 있었다.At this time, two N-morph transistors MN1 and MN2 configured as pull-up / pull-down drivers of the data output buffer 40 have a constant size so that different data may be output in two consecutive cycle operations. Drive the data pin (DQ) with the same drive capability as the first cycle of data output. The first cycle data output is a half swing, and the different consecutive data outputs within the fast page are full-swing, thus doubling the data swing time. Therefore, the size of the pull-up / pull-down transistor should be determined considering the full swing during the page cycle. As a result, the size of the pull-up / pull-down transistor becomes large, which causes an overdrive on the first cycle data output. This has a problem that the current consumption increases and affects the damping noise (damping noise) caused by the over / under shoot (over / under shoot).
따라서 본 발명에서는 데이타 출력 버퍼의 풀-업/풀-다운 드라이버단을 각각2개의 병렬 연결된 트랜지스터로 구성하고 패스트 페이지 모드시 서로 다른 연속 데이타가 출력될 때 풀-스윙 시간을 줄이도록 상기 풀-업/풀-다운 드라이버단의 동작을 제어하도록 구현한 데이타 출력버퍼를 제공하는데에 그 목적이 있다.Therefore, in the present invention, the pull-up / pull-down driver stage of the data output buffer is composed of two parallel connected transistors, and the pull-up time is reduced to reduce the pull-swing time when different consecutive data are output in the fast page mode. Its purpose is to provide a data output buffer implemented to control the behavior of the / pull-down driver stage.
상기 목적을 달성하기 위하여, 본 발명의 데이타 출력 버퍼에서는 데이타 버스라인으로 전송된 데이타 신호를 감지증폭하는 데이타 버스라인 센스 앰프와, 상기 데이타 버스라인 센스 앰프로부터 출력된 데이타신호를 래치시키는 래치수단과, 상기 래치 수단에 저장된 이전 데이타 신호를 데이타 출력버퍼 인에이블 신호에 의해 데이타 출력버퍼쪽으로 전송하는 데이타 출력버퍼 제어 수단을 포함하는 반도체 메모리 장치에 있어서, 상기 래치 수단에 저장된 이전 데이타와 상기 데이타 버스라인 센스 앰프로부터 출력된 새로운 데이타를 입력으로 하여 서로 다른 데이타를 감지한 신호를 출력하는 데이타 감지신호 발생수단과; 상기 데이타 출력버퍼 제어수단의 출력신호가 제 1 논리를 가질때 출력단자로 고전위를 전달하는 제 1 풀-업 드라이버 수단과; 상기 데이타 감지신호 발생수단의 출력 신호에 의해 상기 제 1 풀-업 드라이버 수단의 초기 동작시에만 상기 출력단자로 고전위를 공급하는 제 2 풀-업 드라이버 수단과; 상기 데이타 출력버퍼 제어수단의 출력신호가 제 2 논리를 가질 때 출력단자로 저전위를 전달하는 제 1 풀-다운 드라이버 수단과; 및 상기 데이타 감지신호 발생수단의 출력 신호에 의해 상기 제 1 풀-다운 드라이버 수단의 초기 동작시에만 상기 출력단자로 저전위를 공급하는 제 2 풀 다운 드라이버 수단을 구비하였다.In order to achieve the above object, the data output buffer of the present invention includes a data bus line sense amplifier for sensing and amplifying a data signal transmitted to a data bus line, and latch means for latching a data signal output from the data bus line sense amplifier. And a data output buffer control means for transmitting a previous data signal stored in the latch means to a data output buffer by means of a data output buffer enable signal, comprising: a previous data stored in the latch means and the data bus line; Data sensing signal generating means for inputting new data output from the sense amplifier and outputting a signal sensing different data; First pull-up driver means for transmitting a high potential to an output terminal when the output signal of the data output buffer control means has a first logic; Second pull-up driver means for supplying a high potential to the output terminal only during an initial operation of the first pull-up driver means by an output signal of the data sensing signal generating means; First pull-down driver means for transferring a low potential to an output terminal when the output signal of the data output buffer control means has a second logic; And second pull-down driver means for supplying a low potential to the output terminal only at the initial operation of the first pull-down driver means by the output signal of the data sensing signal generating means.
도 1 은 종래의 데이타 출력 버퍼 및 그 주변 회로구성도.1 is a block diagram of a conventional data output buffer and its peripheral circuit.
도 2 는 도 1 의 동작 타이밍도.2 is an operation timing diagram of FIG. 1.
도 3 은 본 발명의 제 1 실시예에 따른 데이타 출력 버퍼의 회로구성도.3 is a circuit diagram of a data output buffer according to a first embodiment of the present invention;
도 4 는 본 발명에서 사용된 제어 신호를 발생시키는 데이타 감지신호 발생회로도.4 is a data detection signal generation circuit diagram for generating a control signal used in the present invention.
도 5 는 도 3 의 동작 타이밍도.5 is an operation timing diagram of FIG. 3.
도 6 은 종래 및 본 발명에 의한 출력 신호를 비교한 출력파형도.Figure 6 is an output waveform diagram comparing the output signal according to the prior art and the present invention.
도 7 은 본 발명의 제 2 실시예에 따른 데이타 출력 버퍼의 회로도.7 is a circuit diagram of a data output buffer according to a second embodiment of the present invention.
도 8 은 본 발명의 제 3 실시예에 따른 데이타 출력 버퍼의 회로도.8 is a circuit diagram of a data output buffer according to a third embodiment of the present invention.
도 9 는 본 발명의 제 4 실시예에 따른 데이타 출력 버퍼의 회로도.9 is a circuit diagram of a data output buffer according to a fourth embodiment of the present invention.
도 10 는 본 발명의 제 5 실시예에 따른 데이타 출력 버퍼의 회로도.10 is a circuit diagram of a data output buffer according to a fifth embodiment of the present invention.
도 11 는 본 발명의 제 6 실시예에 따른 데이타 출력 버퍼의 회로도.Fig. 11 is a circuit diagram of a data output buffer according to the sixth embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
10 : 데이타 버스라인 센스앰프, 20 : 래치 회로부, 30 : 데이타 출력 버퍼 제어회로부, 40, 41 : 데이타 출력 버퍼10: data bus line sense amplifier, 20: latch circuit portion, 30: data output buffer control circuit portion, 40, 41: data output buffer
상술한 목적과 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해질 것이다. 이하, 첨부된 되면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above objects, features, and advantages will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명의 제 1 실시예에 따른 데이타 출력 버퍼 및 그 주변회로의 회로구성도를 나타낸 것으로, 데이타 버스라인으로 전송된 데이타 신호를 감지증폭하는 데이타 버스라인 센스 앰프(10)와, 상기 데이타 버스라인 센스 앰프로부터 출력된 데이타 신호를 래치시키는 래치 회로부(20)와, 상기 래치 회로부(20)에 저장된 이전 데이타 신호를 데이타 출력버퍼 인에이블 신호에 의해 데이타 출력 버퍼쪽으로 전송하는 데이타 출력버퍼 제어 회로부(30)와, 상기 래치 회로부(20)에 저장된 이전 데이타와 상기 데이타 버스라인 센스앰프(10)로부터 출력된 새로운 데이타를 입력으로 하여 서로 다른 데이타를 감지한 신호를 출력하는 데이타 감지 신호 발생회로(도 4)를 구비한다. 그리고, 상기 데이타 출력버퍼 제어 회로부(30)의 출력신호가 제 1 논리를 가질때 출력단자로 고전위로 전달하는 제 1 풀-업 드라이버단(MN1)과, 상기 데이타 감지신호 발생회로(도 4)의 출력 신호(up)에 의해 상기 제 1 풀-업 드라이버단(MN1)의 초기 동작시에만 상기 출력단자(DQ)로 고전위를 공급하는 제 2 풀-업 드라이버단(MN3)과, 상기 데이타 출력버퍼 제어 회로부(30)의 출력신호가 제 2 논리를 가질때 출력단자로 저전위를 전달하는 제 1 풀-다운 드라이버단(MN2)과, 상기 데이타 감지신호 발생회로(도 4)의 출력 신호(dn)에 의해 상기 제 1 풀-다운 드라이버단(MN2)의 초기 동작시에만 상기 출력단자로 저전위를 공급하는 제 2 풀-다운 드라이버단(MN4)를 구비한다.3 shows a circuit diagram of a data output buffer and a peripheral circuit thereof according to a first embodiment of the present invention. The data bus line sense amplifier 10 detects and amplifies a data signal transmitted through a data bus line. A latch circuit section 20 for latching a data signal output from the data bus line sense amplifier, and a data output buffer control for transferring previous data signals stored in the latch circuit section 20 to the data output buffer by a data output buffer enable signal. Data sensing signal generation circuit for outputting a signal sensing different data by inputting the circuit section 30, the old data stored in the latch circuit section 20 and the new data output from the data bus line sense amplifier 10 as input. (FIG. 4). In addition, when the output signal of the data output buffer control circuit unit 30 has the first logic, the first pull-up driver terminal MN1 transfers to the output terminal at high potential and the data detection signal generating circuit (FIG. 4). A second pull-up driver stage MN3 for supplying a high potential to the output terminal DQ only during an initial operation of the first pull-up driver stage MN1 by an output signal up, and the data output A first pull-down driver terminal MN2 which transfers a low potential to an output terminal when the output signal of the buffer control circuit unit 30 has the second logic, and an output signal dn of the data sensing signal generating circuit (Fig. 4). And a second pull-down driver terminal MN4 for supplying a low potential to the output terminal only during the initial operation of the first pull-down driver terminal MN2.
상기 데이타 감지신호 발생회로의 구성은 도 4 에 도시된 바와 같이, 상기 데이타 버스라인 센스앰프(10)로부터 출력된 데이타 신호(rd)와 래치 회로부(20)에 저장된 이전 데이타 신호(do)를 입력으로 하는 익스크루시브-OR 게이트(XOR)와, 상기 래치 회로부(20)로부터 출력된 데이타 신호의 반전 신호와 상기 익스크루시브-OR 게이트(XOR)로 부터 출력된 신호와 패스트 페이지 사이클에서 첫 사이클 이후에 인에이블되는 신호(oe1)를 각각 입력으로 하여 이들 신호들은 AND 논리연산한 값을 상기 제 2 풀-업 드라이버단(MN3)의 게이트로 출력하는 제 1 AND 게이트(AND1)와, 상기 래치회로부(20)와 익스크루시브-OR 게이트(XOR)로부터 각각 출력된 신호와 상기 인에이블 신호(oe1)를 각각 입력으로 하여 이들 신호들은 AND 논리연산한 값을 제 2 풀-다운 드라이버단(MN4)의 게이트로 출력하는 제 2 AND 게이트(AND2)로 구성된다.As shown in FIG. 4, the data sensing signal generating circuit includes a data signal rd output from the data bus line sense amplifier 10 and a previous data signal do stored in the latch circuit unit 20. The first cycle of the exclusive-OR gate XOR, the inverted signal of the data signal output from the latch circuit section 20, the signal output from the exclusive-OR gate XOR, and a fast page cycle. Each of the signals oe1, which are later enabled, is inputted, and these signals are AND gates outputting AND logic operations to the gates of the second pull-up driver stage MN3, and the latches. The signals output from the circuit unit 20 and the exclusive-OR gate XOR and the enable signal oe1 are input as inputs, respectively, and these signals are AND logic-operated to the second pull-down driver stage MN4. To the gate of It consists of a 2nd AND gate AND2 which outputs.
도 5 는 도 3 의 동작 타이밍도로서, 패스트 페이지 사이클을 나타낸 것이다. 여기서 /CAS 신호(b)의 첫 사이클에서 출력 데이타(DQ)는 '하이', 두번째 사이클에서도 '하이', 세번째부터는 서로 다른 데이타가 반복되는 것을 보여준다. 'oe' 신호(e)는 데이타 출력 버퍼 인에이블 신호이고, 'oe1' 신호(f)는 패스트 페이지 사이클에서 첫 사이클 이후에 인에이블되는 신호로 도 4 의 데이타 감지신호 발생회로의 입력으로 사용되어 데이타 출력 버퍼의 제 2 풀-업 드라이버단(MN3)과 제 2 풀-다운 드라이버단(MN4)을 제어하는 신호이다. 여기서, 'oe1' 신호가 'oe' 신호와 같아도 별문제는 없으나, 같을 경우 첫 사이클을 위해 'rd'와 'do'의 초기값을 신중하게 설정하여 '인베이드 데이타(invalid data)'를 방지하도록 하여야 한다. 첫 사이클이 진행되면 rd, do 신호의 상태가 결정되고, 그 다음 사이클이 진행되면 상기 데이타 감지신호 발생회로에서 상기 데이타 바스라인 센스 엠프(10)의 출력신호(rd)와 상기 래치 회로부(20)의 출력신호(do)를 서로 비교하여 서로 다른 상태일때만 제 1 노드(N1)가 하이 레벨로 된다. 이때 'do' 신호의 상태에 따라 상기 제 2 풀-업/풀-다운 드라이버단(MN3,MN4)의 동작을 제어하는 제어 신호(up,dn)의 상태가 결정되게 된다. 출력 데이타(DQ)가 하이에서 로우로 전이될때는 제 2 풀-다운 드라이버단(MN4)을 제어하는 dn 신호가. 로우에서 하이로 전이될때는 제 2 풀-다운 드라이버단(MN3)을 제어하는 up 신호가 인에블되게 된다. 따라서 서로 다른 출력 데이타 전화시 데이타 출력 버퍼의 폴-업 및 풀-다운 드라이버단을 상대적으로 크게 사용함으로써 동작속도를 향상시킬 수 있다. 도 6은 출력 데이타가 전이되는 부분을 종래의 경우(a)와 본 발명에 의한 경우(b,c)를 비교하여 나타낸 것으로, 데이타의 전이 속도가 향상되었음을 알수 있다.FIG. 5 is an operation timing diagram of FIG. 3, illustrating a fast page cycle. Herein, the output data DQ in the first cycle of the / CAS signal b is 'high', 'high' in the second cycle, and different data are repeated from the third. 'oe' signal (e) is a data output buffer enable signal, 'oe1' signal (f) is a signal that is enabled after the first cycle in the fast page cycle is used as an input of the data detection signal generation circuit of FIG. A signal for controlling the second pull-up driver stage MN3 and the second pull-down driver stage MN4 of the data output buffer. Here, if 'oe1' signal is the same as 'oe' signal, there is no problem, but if it is the same, the initial values of 'rd' and 'do' are carefully set for the first cycle to prevent 'invalid data' It should be done. When the first cycle proceeds, the states of the rd and do signals are determined, and when the next cycle proceeds, the output signal rd of the data bass line sense amplifier 10 and the latch circuit unit 20 in the data sensing signal generating circuit are performed. The first node N1 is at a high level only when the output signals do are compared with each other. At this time, the state of the control signal (up, dn) for controlling the operation of the second pull-up / pull-down driver stage (MN3, MN4) is determined according to the state of the 'do' signal. When the output data DQ transitions from high to low, the dn signal controlling the second pull-down driver stage MN4 is applied. When transitioning from low to high, the up signal for controlling the second pull-down driver stage MN3 is enabled. Therefore, the operation speed can be improved by using relatively large fall-up and pull-down driver stages of the data output buffer when calling different output data. FIG. 6 shows the portion where the output data is transferred in comparison with the conventional case (a) and the case (b, c) according to the present invention. As shown in FIG.
도 7 내지 도 11은 본 발명의 제 2 실시예 내지 제 6 실시예에 따른 데이타 출력 버퍼의 회로도로서, 그 기본 개념 및 동작은 도 3 의 제 1 실시예와 동일하다. 또한, 여기서 사용된 제 2 풀-업 및 제 2 풀-다운 드라이버단의 게이트로 입력되는 제어 신호(up,dn)도 도 4의 데이타 감지신호 발생회로에서 출력된 동일한 신호이다.7 to 11 are circuit diagrams of a data output buffer according to the second to sixth embodiments of the present invention, the basic concept and operation of which are the same as those of the first embodiment of FIG. In addition, the control signals up and dn input to the gates of the second pull-up and second pull-down driver stages used herein are the same signals output from the data sensing signal generating circuit of FIG. 4.
도 7은 본 발명의 제 2 실시예에 따른 데이타 출력 버퍼의 회로도로서, 도 3 의 회로중 상기 전원전압(Vcc)과 제 1 풀-업 드라이버단(MN5)사이에, 그리고 상기 제 1 풀-다운 드라이버단(MN6)과 접지전압(Vss)사이에 저항(R1,R2)이 각각 접속한 것이다. 이 저항(R1,R2)은 출력데이타의 댐핑 노이즈를 줄이기 위해 사용하였다.FIG. 7 is a circuit diagram of a data output buffer according to a second embodiment of the present invention, between the power supply voltage Vcc and the first pull-up driver stage MN5 in the circuit of FIG. The resistors R1 and R2 are respectively connected between the down driver terminal MN6 and the ground voltage Vss. These resistors (R1, R2) were used to reduce the damping noise of the output data.
도 8 은 본 발명의 제 3 실시예에 따른 데이타 출력 버퍼의 회로도로서, 도 3 의 회로중 상기 전원전압(Vcc)과 제 2 풀-업 드라이버단(MN11)사이에, 그리고 상기 제 2 풀 -다운 드라이버단(MN12)과 접지전압(Vss) 사이에 저항(R3,R4)이 각각 접속한 것이다.FIG. 8 is a circuit diagram of a data output buffer according to a third embodiment of the present invention, between the power supply voltage Vcc and the second pull-up driver stage MN11 in the circuit of FIG. The resistors R3 and R4 are respectively connected between the down driver terminal MN12 and the ground voltage Vss.
도 9 는 본 발명의 제 4 실시예에 따른 데이타 출력 버퍼의 회로도로서. 도 3의 회로중 상기 출력단자(DQ)와 제 1 풀-다운 드라이버단(MN14) 사이에 출력 데이타의 댐핑 노이즈를 줄이기 위해 저항(R5)을 접속시킨 것이다.9 is a circuit diagram of a data output buffer according to a fourth embodiment of the present invention. In the circuit of FIG. 3, a resistor R5 is connected between the output terminal DQ and the first pull-down driver terminal MN14 to reduce damping noise of output data.
도 10은 본 발명의 제 5 실시예에 따른 데이타 출력 버퍼의 회로도로서, 도 3의 회로중 상기 출력단자(DQ)와 제 2 풀-다운 드라이버단(MN20)사이에 출력 데이타의 댐핑 노이즈를 줄이기 위해 저항(R6)을 접속시킨 것이다.FIG. 10 is a circuit diagram of a data output buffer according to a fifth embodiment of the present invention, and reduces damping noise of output data between the output terminal DQ and the second pull-down driver terminal MN20 in the circuit of FIG. 3. The resistor R6 is connected.
도 11은 본 발명의 제 6 실시예에 따른 데이타 출력 버퍼의 회로도로서, 도 3 의 회로에서 상기 제 2 풀-업 및 제 2 풀-다운 드라이버단이 상기 출력단자(DQ)에 적어도 2개 이상 접속되어 있는 실시예를 도시한 것이다.FIG. 11 is a circuit diagram of a data output buffer according to a sixth embodiment of the present invention, wherein at least two second pull-up and second pull-down driver stages are provided at the output terminal DQ in the circuit of FIG. 3. The embodiment connected is shown.
이상에서 설명한 바와 같이, 본 발명의 의한 데이타 출력 버퍼를 반도체 장치 또는 반도체 메모리 장치 내부에 구현하게 되면 다음과 같은 효과가 있다.As described above, when the data output buffer according to the present invention is implemented in the semiconductor device or the semiconductor memory device, the following effects are obtained.
첫째로, EDO 모드에서 출력 버퍼 드라이버단의 크기를 선택적으로 조절할 수 있어 전류소모를 줄일 수 있으며, 둘째로, 시간차에 의한 다른 출력 데이타의 전이 속도를 빠르게 할 수 있어 엑세스 타임을 개선시킬 수 있으며, 세째로, 시간차에 의한 서로 다른 데이타를 출력할때만 드라이버단의 크기가 시간차를 두고 커지므로, 댐핑 노이즈를 감소시킬 수 있으며, 네째로, DQ 노드의 접합 면적 증가로 ESD 특성을 향상시킬 수 있는 효과가 있다.First, the size of the output buffer driver stage can be selectively adjusted in the EDO mode to reduce current consumption. Second, the access time can be improved by increasing the speed of transition of other output data due to time difference. Third, since the size of the driver stage increases only with time difference when outputting different data due to time difference, damping noise can be reduced, and fourth, the effect of improving ESD characteristics by increasing the junction area of the DQ node. There is.
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| KR (1) | KR100231601B1 (en) |
-
1996
- 1996-10-29 KR KR1019960049393A patent/KR100231601B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100231601B1 (en) | 1999-11-15 |
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