KR100229056B1 - 연산코드의 일부로 사용되는 부분을 포함한 오퍼랜드필드를 갖는 명령어를 실행하는 마이크로프로세서 - Google Patents

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Abstract

마이크로프로세서는 실행될 명령에 응답하여 1-바이트 유닛, 2-바이트 유닛, 4-바이트 유닛등으로 메모리 및 레지스터간에 데이타를 전달하기 위하여 LOAD 또는 STORE 명령을 각각 실행하도록 구성된다. 이들 명령들중, 서로 동일한 연산 필드의 내용을 갖는 명령들이 제공된다. 실행 장치가 실행될 명령을 판별하기 위하여, 연산 필드 뿐만 아니라 피연산 필드의 일부가 사용된다.

Description

연산 코드의 일부로 사용되는 부분을 포함한 피연산 필드를 갖는 명령을 실행하는 마이크로프로세서
제1도는 종래의 기술에 따른 LOAD 또는 STORE 명령들을 표시하는 명 포맷도.
제2도는 본 발명의 실시예에 따른 마이크로프로세서를 도시하는 블록도.
제3도는 제2도에 도시된 마이크로프로세서에 의해 실행되는 LOAD 또는 STORE 명령들을 표시하는 포맷도.
제4도는 제2도에 도시된 마이크로 회로를 도시하는 회로도.
제5도는 본 발명의 다른 실시예를 따른 LOAD 및 STORE 명령들을 표시하는 명령 포맷도.
* 도면의 주요부분에 대한 부호의 설명
500 : 마이크로프로세서 501 : 명령 레지스터
502 : 디코더 504 : 마스크 회로
505 : 선택기 506 : 어드레스 계산 유닛
[발명의 상세한 설명]
본 발명은 마이크로프로세서에 관한 것이며, 특히 메모리를 액세스하기 위하여 명령을 실행하는 마이크로프로세서의 개선에 관한 것이다.
일반적으로, 각각의 명령들은 연산 필드 및 피연산 코드로 이루어져 있다. 연산 필드는 요구되는 연산을 실행하는데 필요한 연산 코드를 갖는 반면에, 피연산 필드는 레지스터, 메모리, 주변 장치등을 액세스하는데 필요한 정보를 갖는다.
고 실행성능의 마이크로프로세서에 대한 요구에 따라서, 다수의 명령들 즉, 다수의 연산 코드들이 필요로 되었다. 이 목적을 위해, 연산 필드에 할당되는 비트수를 증가시키는 것이 고려되었다. 그러나, 메모리를 액세스하기 위한 명령에서, 피연산 필드가 베이스 어드레스를 저장하는 베이스 레지스터를 표시하는 정보를 갖는 레지스터 필드부 및 베이스 어드레스로부터 오프셋 값을 표시하는 데이타를 갖는 오프셋 데이타 필드부를 필요로 하기 때문에, 피연산 필드에 할당되는 비트 수를 증가시키는 것이 필요로 된다.
메모리를 액세스하기 위한 명령으로서, LOAD 명령 및 STORE 명령이 있다. LOAD 명령은 메모리에 저장된 데이타를 마이크로프로세서에 결합된 레지스터로 전달하는 것이며, STORE 명령은 레지스터에 저장된 데이타를 메모리로 전달하는 것이다. 게다가, 메모리 및 레지스터간에 데이타를 전달하는 것은 워드 장치, 반-워드(half-word) 장치 이외에 바이트 장치에서 실행되도록 요구된다. 따라서, 1991년 pp. A-1 내지 A-9의 "MIPS R4000 Microprocessor User's Manual"등에 개시되어 있는 바와같이, 전달될 바이트 수에 따라 다수의 LOAD 명령 및 STORE 명령을 준비할 필요가 있다.
특히, 제1도에 도시된 바와 같이, 상기 메뉴얼에 표시된 명령들로는 1 바이트 LOAD(STORE) 명령(410), 2 바이트(LOAD(STORE) 명령(420), 4 바이트 LOAD(STORE) 명령(430) 및 8 바이트 LOAD(STORE) 명령(440)이 있다. 이들 명령들(410, 420, 430 및 440) 각각은 6 비트(비트 번호 31-26)로 구성된 연산 필드(11) 및 26 비트로 구성된 피연산 필드(10)로 이루어진다. 피연산 필드(10)는 제1 레지스터를 표시하는 5비트(비트 번호 25-21)로 구성된 제1 필드부(12), 제2 레지스터를 표시하는 5 비트(비트 번호 20-16)로 구성된 제2 필드부(13) 및 즉치 데이타(immediate date) 또는 오프셋 데이타를 표시하는 16 비트(비트 번호 15-0)로 구성된 제3 필드부(14)로 이루어진다. 제2 필드부(12)(rt)는 소스(source) 또는 목적지(destination) 레지스터를 지정하고, 메모리 어드레스는 제1 필드부(12)(베이스)에 의해 지정되는 레지스터의 내용과 제3 필드부(14)의 오프셋 값을 가산함으로써 얻어진다.
명령들(410, 420, 430 및 440)은 이하에 도시된 바와같이 전달될 바이트 수에 따라 개개의 연산 코드(Op-code)를 갖는다.
명령 연산 코드
1-바이트 LOAD 100000
2-바이트 LOAD 100001
4-바이트 LOAD 100011
8-바이트 LOAD 110111
1-바이트 STORE 101000
2-바이트 STORE 101001
4-바이트 STORE 101011
8-바이트 STORE 111111
LOAD 또는 STORE 명령에 의해 실행되는 데이타 전송에 있어서, 메모리 어드레스가 바이트 어드레스로 표현되므로, 예를들어, 4-바이트 LOAD 또는 STORE 명령이 실행될 때, 메모리 어드레스의 최하위 2 비트는 4-바이트 데이타를 동시에 전송하기 위하여 "0"으로 설정되어야만 한다. 이를 위하여, 오프셋 필드부(14)의 최하위 2비트는 "0"으로 기록되는 것이 요구된다. 이들 2비트중 적어도 한 비트가 "1"로 기록될 경우, 메모리 어드레스의 오-정렬(miss-allignment)을 검사하기 위해 트랩 예외(trap exception)가 발생한다
[발명의 개요]
본 발명의 목적은 개선된 마이크로프로세서를 제공하는 것이다.
본 발명의 다른 목적은 실행될 명령들의 수를 연산 필드에 할당되는 비트 수의 확장 없이 증가시킬 수 있는 마이크로프로세서를 제공하는 것이다.
본 발명의 또다른 목적은 어드레스 오-정렬에 의해 야기되는 트랩 예외를 방지하는 마이크로프로세서를 제공하는 것이다.
본 발명에 따른 마이크로프로세서는 연산 필드 및 피연산 필드를 각각 갖는 다수의 명령들을 실행하는 실행 유닛을 구비한다. 상기 명령들중, 서로 연산 필드의 동일한 내용을 갖는 적어도 제1 및 제2 명령이 존재한다. 실행 유닛은 연산 필드의 내용에만 응답하여 제1 명령에 의해 요구되는 데이타 처리 동작을 판별하고, 연산 필드의 내용 및 피연산 필드 내용의 일부에 응답하여 제2 명령에 의해 요구되는 데이타 처리 동작을 판별한다.
제2 명령의 피연산 필드의 내용의 일부가 실제 데이타와 상관없이 "0"으로 되는 것이 바람직하다. 따라서, LOAD 또는 STORE 명령의 경우, 어떠한 어드레스 오-정렬도 발생하지 않는다.
[본 실시예의 상세한 설명]
제2도를 참조하면, 본 발명의 실시예를 따른 마이크로프로세서(500)는 메모리(도시되지 않음)로부터 나오는 실행될 명령을 일시적으로 저장하는 명령 레지스터(501)를 구비한다. 이 마이크로프로세서(500)는 종래의 마이크로프로세서와 유사하게 각종 명령들을 지원하거나 실행하도록 구성되지만, 마이크로프로세서(500)에 의해 실행되는 LOAD 및 STORE 명령들과 같은 명령들은 코드 포맷에 있어서 종래의 코드 포맷과 다르다.
특히, 제1도 및 제3도와의 비교에서 명백한 바와같이, 2-바이트 LOAD(STORE) 명령(120), 4-바이트 LOAD(STORE) 명령(130) 및 8-바이트 LOAD(STORE) 명령(140) 사이의 연산 코드들은 "Op-Code II"로 표시되는 바와같이 서로 동일하다. 이 연산 코드(Op-Code II)는 1-바이트 LOAD(STORE) 명령(110)의 연산 코드 Op-Code II와 다르다. 상세한 코드는 다음과 같다.
LOAD 명령 STORE 명령
Op-code I 100000 101000
Op-code II 100001 101001
연산 코드는 2-바이트, 4-바이트 및 8-바이트 LOAD(STORE) 명령들(120, 130 및 140)에 대해 공통되기 때문에, 피연산 필드(10)의 오프셋 필드부(14)의 일부는 서로 다르게 된다. 특히, 2-바이트 LOAD(STORE) 명령(120)에서, 최하위 비트(LSB)(BO)는 제3도에 도시된 바와 같이, "0"를 취하는 것으로 결정된다. 유사하게, 4-바이트 LOAD(STORE) 명령의 최하위 2 비트(B1 및 B0)는 각각 "0" 및 "1"을 취하는 것으로 결정되고, 8-바이트 LOAD(STORE) 명령의 최하위 2비트(B2, B1 및 BO)는 각각 "0", "1" 및 "1"을 취하는 것으로 결정된다.
제2도를 다시 참조하면, 명령 레지스터(501)에 저장되는 명령중, 연산 필드(11)(비트 번호 31-26)는 디코더(502)에 공급되며, 필드부(12)(비트 번호 25-21), 제2필드부(13)(비트 번호 20-16) 및 최하위 3 비트(B2, B1 및 B0)를 제외한 오프셋 필드부(14)(비트 번호 15-3)의 일부는 어드레스 계산 유닛(506)에 공급된다. 최하위 3 비트(B2, B1 및 B0)는 마스크 회로(504), 선택기(505) 및 디코더(502)에 공급된다.
연산 코드에 응답하는 디코더(502)는 레지스터(501)에 저장된 명령이 2-바이트, 4-바이트 및 8-바이트 LOAD 및 STORE 명령들중 하나의 명령일때 고레벨을 취하고 상기 명령들 이외의 명령이 디코드될 때 저레벨을 취하는 제어 신호(5021)를 발생시킨다. 2-바이트, 4-바이트 및 8-바이트 LOAD 및 STORE 명령들중 하나의 명령이 디코드될때, 디코더는 디코드되는 명령의 최하위 3비트(B2-B0)를 참조하여 상기 명령들중 어느 한 명령이 현재 디코드되고 있는지를 판별한다. 다른 경우, 디코더(502)는 피연산 필드만을 참조한다. 따라서, 디코더(502)는 실행 유닛(EXU)(503)에 차례로 공급되는 디코드된 연산 코드 정보(5022)를 발생시켜 필요로 되는 데이타 처리 동작을 명령한다.
선택기(505)는 제어 신호(5021)의 저레벨에 응답하고, 오프셋 필드부(14)의 비트(B2-B0)를 유닛(506)에 통과시킨다. 다른 한편으로, 제어 신호(5021)가 고레벨을 취할 때, 선택기(505)는 마스크 회로(504)의 출력을 선택하여 이 출력을 유닛(506)에 전달한다.
제4도를 참조하면, 마스크 회로(504)는 도시된 바와같이 접속되는 NOR 게이트(5042) 및 인버터(5041)로 구성된다. 따라서, 마스크 회로(504)는 비트의(B2, B1 및 B0) 데이타에 응답하고, 이하에 도시된 바와같이 M2, M1 및 MO으로 이루어지는 마스크 데이타를 발생시킨다.
B2 B1 B0 M2 M1 MO
0 0 0 0 0 0
0 0 1 0 0 0
0 1 0 0 1 0
0 1 1 0 0 0
1 0 0 1 0 0
1 0 1 1 0 0
1 1 0 1 1 0
1 1 1 규정되지 않음
따라서, 2-바이트 LOAD 또는 STORE 명령이 디코드될 때, 어드레스 계산 유닛(504)은 항상, 최하위 비트가 "0"인 오프셋값 데이타를 수신한다. 유사하게, 유닛(506)은 최하위 2비트가 4-바이트 LOAD 또는 STORE 명령에 대해 모두 "0"인 오프셋 값을 수신하고, 최하위 3 비트가 8-바이트 LOAD 또는 STORE 명령에 대해 모두 "0"인 오프셋 값 데이타를 수신한다. 결국, 마이크로프로세서(500)는 어드레스 오-정렬에 대한 트랩 예외를 검출하여 초기화시키는 유닛을 필요로하지 않는다.
게다가, 마이크로프로세서(500)에서, 2-바이트, 4-바이트 및 8-바이트 LOAD 또는 STORE 명령에 대한 개개의 연산 코드가 필요로되지 않는다. 따라서, 종래의 명령들보다 많은 명령들이 마이크로프로세서(501)에 의해 지원되거나 실행된다.
제5도에는 본 발명의 또다른 실시예를 따른 6개 명령들(201-206)의 포맷이 도시되어 있다. 명령들(201-206)의 각각은 16-길이를 갖고, 소스 또는 목적지 레지스터를 표시하는 레지스터 필드(130)(비트 번호 15-11), 연산 코드를 표시하는 연산 필드(110)(비트 번호 10-7) 및 베이스 어드레스로부터 나오는 메모리 어드레스용 오프셋 데이타를 표시하는 오프셋 필드(140)(비트 번호 6-0)를 포함한다. 소스 또는 목적지 레지스터의 내용은 베이스 어드레스로서 사용된다.
제5도로부터 알수 있는 바와같이, 4-바이트 LOAD 명령(205)의 연산 코드 4-바이트 STORE 명령(206)의 연산 코드와 동일하고, 이런 이유로, 명령(205)의 최하위 비트(LSB)(B0)는 "0"으로 설정되었다고 결정되는 반면에, 명령(206)의 LSB(B0)는"1"로 설정되었다고 결정된다.
제3도 또는 제5도에 도시된 명령 포맷에 있어서, 각각의 필드의 위치가 변경될 수도 있다. 또한, 명령의 연산 코드가 수정될 수 있다.
본 발명은 상기 실시예들에 한정되지 않고 발명의 원리 및 범위를 벗어남이 없이 각종 수정 및 변경을 행할 수 있다는 것을 당업자는 알 수 있을 것이다.

Claims (3)

  1. 일련의 명령들 각각을 수신하여 실행하는 실행 수단을 구비하는 마이크로프로세서에 있어서,
    상기 일련의 명령들은 제1 및 제2 명령들을 포함하며,
    상기 일련의 명령들 각각은 연산 필드 및 피연산 필드를 포함하며,
    상기 실행 수단은 상기 제1 명령의 상기 연산 필드에만 응답하여 상기 제1 명령에 의해 필요로되는 데이타 처리 동작을 판별하고 상기 제2 명령의 상기 연산 필드 및 상기 제2 명령의 상기 피연산 필드의 일부에 응답하여 상기 제2 명령에 의해 필요로되는 데이타 처리 동작을 판별하며,
    상기 제1 및 제2 명령들 각각은 상기 실행 수단으로 하여금 레지스터 및 메모리간에 데이타를 전송하도록 하며,
    상기 실행 수단은 제1명령에 응답하여 제1바이트 수 및 상기 제2명령에 응답하여 제2바이트 수로 데이타 전송을 실행하는데, 상기 제1바이트수는 상기 제2바이트 수와 다르며,
    상기 제1 및 제2 명령들 각각의 상기 피연산 필드는 상기 메모리의 어드레스를 지정하는데 사용되는 오프셋 데이타를 표시하는 오프셋 필드부를 포함하며,
    상기 피연산 필드의 일부는 상기 오프셋 필드부에 포함되는 마이크로프로세서.
  2. 마이크로프로세서에 있어서,
    연산 필드 및 피연산 필드를 포함하는 실행될 명령을 일시적으로 저장하는 저장 수단과,
    상기 저장 수단에 결합되어 상기 명령의 상기 연산 필드 및 상기 피연산 필드의 일부를 수신하는 디코더로서, 상기 디코더는 상기 연산 필드에 응답하여 디코드된 정보를 발생시키기 위하여 제1 모드로 동작하고 상기 연산 필드 및 상기 피연산 필드의 일부에 응답하여 디코드된 정보를 발생시키기 위하여 제2 모드로 동작하는, 상기 디코더와,
    상기 디코더로부터 디코드된 정보를 수신하도록 결합되고 상기 정보에 응답하여 상기 명령을 실행하는 실행 유닛을 구비하는 마이크로프로세서.
  3. 제4항에 있어서,
    상기 피연산 필드의 일부를 수신하고 상기 피연산 필드의 일부를 출력하기 위하여 상기 제1 모드로 동작하고 소정 데이타를 출력하기 위하여 상기 제2모드로 동작하는 제어 회로와,
    상기 피연산 필드의 나머지 부분과 상기 제어 회로의 출력 데이타에 응답하여 액세스 어드레스를 발생시키는 어드레스 계산 유닛을 더 구비하는 마이크로프로세서.
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