KR100226253B1 - Forming method of metal wire for semiconductor chip - Google Patents
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Abstract
본 발명은 다층 금속 배선의 형성시 사용되는 SOG막의 밀도를 향상시켜 비아홀 형성시 SOG막의 보잉(bowing)을 방지할 수 있는 반도체 소자의 금속 배선 형성방법을 제공하는 것으로, 제 1 전도막 패턴이 형성된 반도체 기판 상에 제 1 층간 절연막을 형성하는 단계; 상기 제 1 층간절연막 상에 SOG막을 형성하는 단계; 및, 상기 SOG막에 함유된 수분을 제거하기 위하여 제 1 온도에서 제 2 온도까지 소정의 온도씩 상승시키면서 제 1 큐어링을 진행하고, 상기 SOG막에 수분이 재흡착되는 것을 방지하기 위하여 상기 제 2 온도에서 제 2 및 제 3 큐어링을 진행한 후 상기 제 1 온도까지 소정의 온도씩 하강함으로써 상기 SOG막을 열처리 하는 단계를 포함하고, 상기 열처리된 SOG막 상에 제 2 층간절연막을 형성하는 단계; 상기 도전막 패턴 상의 제 2 층간절연막, SOG막, 제 1 층간 절연막을 식각하여 제 1 도전막 패턴을 소정 부분 노출시켜 비아홀을 형성하는 단계; 및, 상기 비아홀을 통하여 상기 제 1 도전막 패턴과 콘택하는 제 2 도전막 패턴을 형성하는 단계를 추가로 포함하고, 상기 열처리 후 상기 SOG막에 Ar 이온을 주입한 후 어닐링하는 단계를 추가로 포함하는 것을 특징으로 한다.The present invention provides a method for forming a metal wiring of a semiconductor device capable of improving the density of the SOG film used in forming a multi-layer metal wiring to prevent bowing of the SOG film during via hole formation. Forming a first interlayer insulating film on the semiconductor substrate; Forming an SOG film on the first interlayer insulating film; And first curing while increasing a predetermined temperature from a first temperature to a second temperature in order to remove moisture contained in the SOG film, and preventing the moisture from being resorbed to the SOG film. Heat treating the SOG film by performing a second and third curing at a temperature of 2 and then lowering the temperature to the first temperature by a predetermined temperature, and forming a second interlayer insulating film on the heat treated SOG film. ; Etching the second interlayer insulating film, the SOG film, and the first interlayer insulating film on the conductive film pattern to form a via hole by exposing a predetermined portion of the first conductive film pattern; And forming a second conductive film pattern contacting the first conductive film pattern through the via hole, and injecting an Ar ion into the SOG film after the heat treatment and then annealing the same. Characterized in that.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 다층 금속 배선의 형성시 사용되는 SOG막의 밀도를 향상시켜 비아홀 형성시 SOG막의 보잉(bowing)을 방지할 수 있는 반도체 소자의 금속 배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a metal wiring of a semiconductor device capable of preventing bowing of the SOG film during via hole formation by improving the density of the SOG film used in forming the multilayer metal wiring. will be.
최근 반도체 소자의 제조 기술이 향상되면서 고집적화와 고속화가 급속히 진행되고 있으며, 이에 따라 배선 설계가 자유롭고 배선 저항 및 전류 용량 등의 설정을 여유롭게 할 수 있는 다층 배선 기술에 관한 연구가 활발히 진행되고 있다.Recently, as the manufacturing technology of semiconductor devices has been improved, high integration and high speed have been rapidly progressed. Accordingly, studies on multilayer wiring technologies that can freely design wiring and allow setting of wiring resistance and current capacity, etc., have been actively conducted.
일반적인 다층 금속 배선 공정 중 상부의 금속 배선층과 극심한 단차를 감소 시킴과 더불어 평탄화를 이루기 위하여 SOG(Spin-On-Glass)을 사용한다. 이러한 SOG는 산소, 수소 및 탄소의 결합으로 이루어진 유기 화합물 유동성이 크고, 실록산 또는 실리케이트와 알콜 용제로 구성된 액상 물질로서 절연층의 보이드를 제거할 수 있는 장점이 있다. 뿐만 아니라, 공정이 간단하고 가격이 저렴하기 때문에 평탄화막으로서 많이 이용되고 있다.Spin-On-Glass (SOG) is used to planarize and reduce extreme step difference with the upper metal wiring layer in the general multilayer metal wiring process. The SOG has a high fluidity of the organic compound composed of a combination of oxygen, hydrogen, and carbon, and has the advantage of removing voids of the insulating layer as a liquid substance composed of siloxane or silicate and an alcohol solvent. In addition, it is widely used as a planarization film because of its simple process and low cost.
상기한 SOG막을 이용한 종래의 반도체 소자의 다층 금속 배선 형성방법을 살펴보면, 도시되지는 않았지만 제 1 금속 배선층이 형성된 반도체 기판 상에 제 1 층간 절연막 및 SOG막을 순차적을 형성하고, SOG막에 대한 소정의 큐어링을 진행한다. 이어서, SOG막 상에 제 2 층간 절연막을 형성하고, 제 1 금속 배선층 상의 제 2 층간 절연막,SOG막, 제 1 층간절연막을 식각하여 제 1 금속 배선층을 소정 부분 노출시켜 비아홀을 형성한 다음, 비아홀을 통하여 제 1 금속 배선층과 콘택하는 제 2 금속 배선층을 형성한다.Referring to the method of forming a multilayer metal wiring of a conventional semiconductor device using the SOG film described above, a first interlayer insulating film and an SOG film are sequentially formed on a semiconductor substrate on which a first metal wiring layer is formed, although not shown in the drawings. Curing is in progress. Subsequently, a second interlayer insulating film is formed on the SOG film, the second interlayer insulating film, the SOG film, and the first interlayer insulating film on the first metal wiring layer are etched to expose a predetermined portion of the first metal wiring layer to form a via hole, and then a via hole. A second metal wiring layer is formed in contact with the first metal wiring layer through the second metal wiring layer.
그러나, 상기한 방법에 의한 종래의 반도체 소자의 다층 금속 배선에 있어서는 다음과 같은 문제가 발생하였다.However, the following problem occurred in the multilayer metal wiring of the conventional semiconductor element by the above-mentioned method.
즉, 상기 SOG막에 대하여 종래에는 상압에서 N2분위기로 420℃에서 1시간 열처리 하거나 진공(vacuum)상태, 통상적으로는 수백 mTorr에서 N2분위기로 420℃에서 1시간 열처리하는 큐어링을 진행하지만, 이러한 큐어링 후에도 SOG막에 함유된 많은 수분으로 인하여 SOG막의 밀도를 향상시킬 수 없었다. 이는 큐어링만으로는 효과적으로 밀도를 향상시킬수 없을 뿐만 아니라, 기존의 개스 분위기로는 공기 중의 수분의 흡착을 막기가 어렵기 때문이다.That is, by the above with respect to the SOG film conventionally heat-treated at a N 2 atmosphere at normal pressure for 1 hour at 420 ℃ or vacuum (vacuum) conditions, typically proceed with curing of heat-treating for one hour at 420 ℃ in N 2 atmosphere at several hundred mTorr but Even after such curing, the density of the SOG film could not be improved due to much moisture contained in the SOG film. This is because curing alone does not effectively improve the density, and it is difficult to prevent adsorption of moisture in the air with the existing gas atmosphere.
이에 따라, 비아홀 형성을 위한 SOG막 및 층간 절연막의 건식식각 시, SOG막의 밀도가 충간 절연막보다 매우 낮기 때문에 노출되는 SOG막의 측면이 소정 부분 식각되어 보잉(bowing)현상이 발생하여, 제 2 금속 배선층의 형성시 보잉 현상이 일어난 쪽으로 디게싱(degassing)이 발생할 뿐만 아니라 제 2 금속 배선층이 충분하게 매립되지 않기 때문에 소자의 패일을 일으키게 된다.Accordingly, during dry etching of the SOG film and the interlayer insulating film for forming the via hole, since the density of the SOG film is much lower than that of the interlayer insulating film, the exposed side surface of the SOG film is partially etched to cause bowing. Degassing occurs to the side where the bowing phenomenon occurs in the formation of, and causes the device to fail because the second metal wiring layer is not sufficiently buried.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 새로운 큐어링 공정을 도입하여 SOG막의 밀도를 향상시키고 수분흡착을 억제하여 SOG막의 보잉현상을 방지함으로서 소자의 패일을 최소할 수 있는 반도체 소자의 금속 배선 형성방법을 제공함에 그 목적이 있다.Accordingly, the present invention was created in view of the above problems, and introduced a new curing process to improve the density of the SOG film and to suppress moisture adsorption, thereby preventing the SOG film from bowing. Its purpose is to provide a method for forming metal wiring.
제1도는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 단면도.1 is a cross-sectional view for explaining a method for forming a metal wiring of a semiconductor device according to an embodiment of the present invention.
제2도는 상기한 금속 배선 형성시 사용되는 SOG막의 큐어링 방법을 설명하기 위한 온도와 시간의 그래프.2 is a graph of temperature and time for explaining the curing method of the SOG film used in forming the metal wiring.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
1 : 반도체 기판 2 : 제 1 금속 배선층1: semiconductor substrate 2: first metal wiring layer
3 : 제 1 층간절연막 4 : SOG막3: first interlayer insulating film 4: SOG film
5 : 제 2 층간절연막 6 : 제 2 금속 배선층5: second interlayer insulating film 6: second metal wiring layer
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성방법은 제 1 도전막 패턴이 형성된 반도체 기판 상에 제 1 층간절연막을 형성하는 단계; 상기 제 1 층간절연막 상에 SOG막을 형성하는 단계; 및, 상기 SOG막에 함유된 수분을 제거하기 위하여 제 1 온도에서 제 2 온도까지 소정의 온도씩 상승시키면서 제 1 큐어링을 진행하고, 상기 SOG막에 수분이 재흡착되는 것을 방지하기 위하여 상기 제 2 온도에서 제 2 및 제 3 큐어링을 진행한 후 상기 제 1 온도까지 소정의 온도씩 하강함으로써 상기 SOG막을 열처리 하는 단계를 포함하고, 상기 열처리된 SOG막 상에 제 2 층간 절연막을 형성하는 단계 ; 상기 도전막 패턴상의 제 2 층간절연막, SOG막, 제 1 층간절연막을 식각하여 제 1 전도막 패턴을 소정 부분 노출시켜 비아홀을 형성하는 단계; 및, 상기 비아홀을 통하여 상기 제 1 전도막 패턴과 콘택하는 제 2 도전막 패턴을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of forming a metal wiring of a semiconductor device, the method including: forming a first interlayer insulating film on a semiconductor substrate on which a first conductive film pattern is formed; Forming an SOG film on the first interlayer insulating film; And first curing while increasing a predetermined temperature from a first temperature to a second temperature in order to remove moisture contained in the SOG film, and preventing the moisture from being resorbed to the SOG film. Heat treating the SOG film by performing a second and third curing at a second temperature and then lowering the temperature to the first temperature by a predetermined temperature, and forming a second interlayer insulating film on the heat treated SOG film. ; Etching the second interlayer insulating film, the SOG film, and the first interlayer insulating film on the conductive film pattern to form a via hole by exposing a predetermined portion of the first conductive film pattern; And forming a second conductive film pattern in contact with the first conductive film pattern through the via hole.
또한, 상기 열처리 후 상기 SOG막에 Ar이온을 이온 주입한 후 어닐링하는 단계를 추가로 포함하는 것을 특징으로 한다.The method may further include annealing the ion after implanting Ar ions into the SOG film after the heat treatment.
상기 구성으로 된 발명에 의하면, 3 단계에 걸친 SOG막의 큐어링 공정과, 이러한 큐어링 공정 후 SOG막 내에 Ar을 이온 주입함으로써, SOG막내의 수분을 제거하고 외부로부터의 수분 침투를 방지할 뿐만 아니라 SOG막의 밀도를 향상시킬수 있다.According to the above-described invention, the curing step of the SOG film in three steps, and by implanting Ar into the SOG film after the curing step, not only removes the moisture in the SOG film and prevents water penetration from the outside. The density of the SOG film can be improved.
[실시예]EXAMPLE
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention.
도 1 은 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 단면도이고, 도 2 는 상기 금속 배선 형성시 사용되는 SOG막의 큐어링 방법을 설명하기 위한 온도와 시간의 그래프이다.1 is a cross-sectional view illustrating a metal wiring forming method of a semiconductor device according to an exemplary embodiment of the present invention, and FIG. 2 is a graph of temperature and time for explaining a curing method of an SOG film used when forming the metal wiring.
먼저, 도 1 에 도시된 바와같이, 제 1 금속 배선층(2)이 형성된 반도체 기판(1)상에 제 1 층간절연막(3)을 증착되고, 그 상부에 SOG막(4)을 도포한 다음, SOG막(4)에 대한 큐어링을 진행한다.First, as shown in FIG. 1, the first interlayer insulating film 3 is deposited on the semiconductor substrate 1 on which the first metal wiring layer 2 is formed, and then the SOG film 4 is applied thereon. Curing of the SOG film 4 is performed.
상기 큐어링을 도 2 의 그래프를 참조하여 설명하면, 먼저, SOG막(4)이 도포된 기판을 온도가 300℃인 튜브에 로딩시킨 다음, 420℃까지 1 분당 1 내지 2℃의 온도씩 상승시켜 A구간에서 제 1 큐어링을 진행한다. 이때, 상기 튜브내의 개스 분위기는 20 내지 30ℓ의 N2뿐만 아니라 N2에 비해 원자 크기가 크고 불활성 기체인 Ar을 10 내지 15ℓ첨가한 분위기로 진행한다. 이는 급격한 온도 상승에 의해 수분을 많이 함유하고 있는 SOG막(4)의 급격한 수축을 방지하여 후속 제 2 절연막의 증착시 스트레스에 의한 크랙(crack) 및 SOG막(4) 내부에 작은구멍(pore)의 발생을 방지하여 SOG막(4)의 밀도를 향상시키기 위함이다.Referring to the cure described with reference to the graph of FIG. 2, first, the substrate coated with the SOG film 4 is loaded into a tube having a temperature of 300 ° C., and then the temperature is increased by 1 to 2 ° C. per minute to 420 ° C. In step A, the first curing is performed. At this time, the gas atmosphere within the tube, the process proceeds to the atmosphere as well as the N 2 of 20 to 30ℓ atoms large and the addition of an inert gas of Ar 10 to 15ℓ relative to N 2. This prevents rapid shrinkage of the SOG film 4 containing a lot of moisture by rapid temperature rise, so that cracks due to stress during subsequent deposition of the second insulating film and small pores inside the SOG film 4 are caused. This is to improve the density of the SOG film 4 by preventing the occurrence of.
이어서, 420℃까지 온도가 상승하면 연속적으로 상기 제 1 큐어링과 동일한 개스 분위기로 상압에서 50분 동안 B구간에서 제 2 큐어링을 진행하고, SOG막(4)내에서 휘발된 수분을 상기 튜부 내에서 신속하게 외부로 배출하여 수분을 재흡착을 방지하기 위하여 연속적으로 진공상태, 바람직하게는 200 내지 300mTorr에서 10분 동안 200 내지 300SCCM의 N2분위기로 C구간에서 제 3 큐어링을 진행한다. 상기 제 3 큐어링이 완료된 후 다시 N2및 Ar의 분위기로 1 분당 3 내지 5℃의 온도씩 300℃ 까지 D구간에서 온도를 하강시킨 다음 기판을 언로딩시킨다.Subsequently, when the temperature rises to 420 ° C., the second curing is performed continuously at section B for 50 minutes at atmospheric pressure in the same gas atmosphere as the first curing, and the water volatilized in the SOG film 4 is added to the tub. In order to prevent the re-adsorption of moisture by quickly discharged to the outside, the third curing is performed in the C section in an N 2 atmosphere of 200 to 300 SCCM for 10 minutes at a vacuum state, preferably 200 to 300 mTorr. After the third curing is completed, the temperature is lowered in section D until 300 ° C. at a temperature of 3 to 5 ° C. per minute in an atmosphere of N 2 and Ar, and then the substrate is unloaded.
그리고 나서, 큐어링이 완료된 SOG막(4)의 최적 밀도를 얻기 위하여 진공 상태에서 SOG막(4)에 30 내지 50KeV의 에너지로 Ar을 이온주입하여, SOG막(4) 내에 작은 구멍 자리를 차지하도록 하여 수분 침투를 막고, H-OH, Si-OH와 같은 SOG막(4)내에서 발생된 소정의 결합을 끊음으로써 필드 인버전(Field Invecsion)을 방지한다. 이어서, 이온주입 후 SOG막(4)에 발생되는 소정의 스트레스를 회복하기 위하여 400℃의 온도에서 N2분위기로 30분 동안 어닐링을 진행함으로써 후속 공정에 대한 수분 침투를 방지하고 SOG막(4)의 밀도를 향상시킨다.Then, in order to obtain the optimum density of the cured SOG film 4, Ar is ion-injected into the SOG film 4 at 30 to 50 KeV in a vacuum state to occupy a small hole in the SOG film 4. This prevents moisture intrusion and prevents field invecsion by breaking certain bonds generated in the SOG film 4 such as H-OH and Si-OH. Subsequently, in order to recover the predetermined stress generated in the SOG film 4 after ion implantation, the annealing is performed for 30 minutes in an N 2 atmosphere at a temperature of 400 ° C. to prevent moisture penetration into the subsequent process and the SOG film 4 To improve the density.
그런 다음, SOG막(4) 상부에 제 2 층간절연막(5)을 증착하고, 제 1 금속 배선층(2) 상의 제 2 층간절연막(5), SOG막(4), 제 1 층간절연막(3)을 식각하여 제 1 금속 배선층(2)을 소정 부분 조출시켜 비아홀을 형성한 다음, 상기 비아홀을 통하여 제 1 금속 배선층(2)과 콘택하는 제 2 금속 배선층(6)을 형성한다.Then, a second interlayer insulating film 5 is deposited on the SOG film 4, and the second interlayer insulating film 5, the SOG film 4, and the first interlayer insulating film 3 on the first metal wiring layer 2 are deposited. The first metal wiring layer 2 is etched to form a via hole by etching a predetermined portion, and then a second metal wiring layer 6 is formed to contact the first metal wiring layer 2 through the via hole.
상기 실시예에 의하면, N2및 Ar 개스 분위기를 이용한 3단계에 걸친 SOG막의 큐어링 공정과, 이러한 큐어링 공정 후 SOG막 내에 Ar을 이온 주입함으로써, SOG막내의 수분을 제거하고 외부로부터의 수분 침투를 방지할 뿐만 아니라, SOG막의 밀도를 향상시킬 수 있다.According to the above embodiment, the SOG film is cured in three steps using an N 2 and Ar gas atmosphere, and Ar is ion-implanted into the SOG film after the curing process, thereby removing moisture in the SOG film and moisture from the outside. In addition to preventing penetration, the density of the SOG film can be improved.
이에 따라, 비아홀 형성시 SOG막의 보잉 현상을 방지하여 제 2 금속 배선층의 형성시 비아홀 내의 매립 특성을 향상시킬 수 있으므로 소자의 패일을 방지할 뿐만 아니라, SOG막 상 하부에 형성되는 소정의 배리어 금속층을 형성할 필요가 없으므로 결국 소자의 신뢰성 및 수율을 향상시킬 수 있다.Accordingly, the bowing phenomenon of the SOG film may be prevented when the via hole is formed, and thus the buried property in the via hole may be improved when the second metal wiring layer is formed, thereby preventing the device from failing and providing a predetermined barrier metal layer formed on the SOG film. Since there is no need to form, it is possible to improve the reliability and yield of the device.
또한, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시 할 수 있다.In addition, this invention is not limited to the said Example, It can implement in a various deformation | transformation in the range which does not deviate from the technical summary of this invention.
Claims (14)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960067197A KR100226253B1 (en) | 1996-12-18 | 1996-12-18 | Forming method of metal wire for semiconductor chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960067197A KR100226253B1 (en) | 1996-12-18 | 1996-12-18 | Forming method of metal wire for semiconductor chip |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980048594A KR19980048594A (en) | 1998-09-15 |
| KR100226253B1 true KR100226253B1 (en) | 1999-10-15 |
Family
ID=19488705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960067197A KR100226253B1 (en) | 1996-12-18 | 1996-12-18 | Forming method of metal wire for semiconductor chip |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100226253B1 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3769426B2 (en) * | 1999-09-22 | 2006-04-26 | 東京エレクトロン株式会社 | Insulating film forming equipment |
| KR100613334B1 (en) * | 1999-12-31 | 2006-08-21 | 동부일렉트로닉스 주식회사 | a method manufacturing a semiconductor device |
| KR20030005784A (en) * | 2001-07-10 | 2003-01-23 | 주식회사 하이닉스반도체 | Method for forming the inter metal dielectric of semiconductor device |
-
1996
- 1996-12-18 KR KR1019960067197A patent/KR100226253B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980048594A (en) | 1998-09-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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