KR100225551B1 - 반도체기억장치의 독출회로 - Google Patents

Abstract

메모리셀군과 시리얼엑세스가능한 시리얼레지스터로 이루어지는 화상메모리등의 메모리의 독출회로에 있어서, 컬럼셀렉터의 출력측의 기생용량이 큰 것에 의한 동작여유의 저하를 방지한다.

컬럼셀렉터 Qc, Qc, ....의 출력측을 프리세트하는 수단 Qp을 설치하여 독출전에 프리세트할 수 있도록 한다.

Description

반도체기억장치의 독출회로

제1도는 본원 발명의 반도체기억장치의 독출회로의 제1의 실시예의 회로도.

제2도는 본원 발명의 반도체기억장치의 독출회로의 제1의실시예의 주요동작을 설명하는 타임차트.

제3도는 본원 발명의 반도체기억장치의 독출회로의 제2의 실시예의 회로도.

제4도는 본원 발명의 반도체기억장치의 독출회로의 제2의 실시예의 주요동작을 설명하는 타임차트.

제5도는 본원 발명의 반도체기억장치의 독출회로의 제3의 실시예의 회로도.

제6도는 본원 발명의 반도체기억장치의 독출회로의 제3의 실시예의 주요동작을 설명하는 타임차트.

제7도는 종래예의 회로도.

* 도면의 주요부분에 대한 부호의 설명

Qc : 제1의 선택수단 F.F.D : 제1의 정보유지수단

Qt : 전송수단 F.F.S : 제2의 정보유지수단

Qy : 제2의 선택수단 Qp : 프리세트수단

본원 발명은 반도체기억장치의 독출회로, 특히 복수의 기억수단에 기억된 데이터를 선택적으로 독출하는 제1의 선택수단과, 이 선택수단에 의해 독출된 데이터를 유지하는 제1의 정보유지수단과, 이 제1의 정보유지수단에 유지된 데이터를 외부클록에 동기하여 전송하는 전송수단과, 이 전송수단으로부터의 데이터를 유지하는 제2의 정보유지수단과, 이 제2의 정보유지수단에 유지된 데이터를 출력포트에 선택적으로 출력하는 제2의 선택수단으로 이루어지는 반도체기억장치의 독출회로에 관한 것이다.

화상메모리는 일반적으로 랜덤엑세스가능한 매트릭스형의 메모리셀군(예를 들면 DRAM 또는 SRAM 메모리어레이)과, 시리얼엑세스가능한 시리얼레지스터를 구비하고 있으며, 그 사이의 인터페이스인 독출회로는 예를 들면 제7도에 도시한 바와 같은 회로구성을 가지고 있다.

화면에 있어서, SA는 센스엄프이며, 메모리셀에서 비트라인 BL에 독출된 데이터를 증폭한다. 이 센스앰프 SA에 의해 증폭된 메모리셀로부터의 데이터는 제1의 선택수단인 컬럼셀렉트신호 Co, C1, ... 를 받는 컬럼셀렉터 Qc, Qc, ...를 통해 제1의 정보유지수단 F.F.D에 전송된다. 이 정보유지수단과 F.F.D은 예를 들면 플립플롭으로 이루어지는 1비트의 레지스터이다.

이 제1의 정보유지수단 F.F.D에 기억된 데이터는 외부로부터의 클록에 동기해서, 구체적으로는 트랜스퍼신호 T에 의해 스위칭되는 MOS 트랜지스터 Qt를 통해 제2의 정보유지수단 F.F.S에 전송된다.

제2의 정보유지수단 F.F.S은 예를 들면 플립플롭으로 이루어지는 1비트의 레지스터이며, 여기에 기억된 데이터는 제2의 선택수단인, Y 셀렉트신호 Y를 받는 Y 셀렉터 Qy, Qy, ... 를 통해 데이터버스에 독출된다.

본 형식에 있어서는 1블록 BLK를 이루는 복수(n)의 비트쌍에 대해 1비트분의 레지스터가 배치되어 있다. 그리고, 블록수가 m개 있으며, 그것에 대응하여 레지스터가 m 비트 배치되어 m비트의 시리얼 레지스터가 구성되어 있다. 그리고, m은 예를 들면 4이다.

그런데, 제7도에 도시한 바와 같은 반도체기억장치(화상메모리)의 독출회로에서는 컬럼셀렉터 Qc, Qc ... 의 출력측(제1의 정보유지수단 F.F.D의 출력측)의 용량이 켜져서, 작은 센스앰프 SA 에서는 필요한 구동능력을 얻는 것이 곤란하다라는 것은, n 예를 들면 128 또는 256비트분의 컬럼디코더가 하나의 라인에 접속되어 있으므로, 아무래도 그 라인의 기생용량이 커지며, 이러한 기생용량이 큰 라인을 하나의 작은 센스앰프 SA에 드라이브하면, 컬럼셀렉터의 게이트를 이루는 MOS 트랜지스터가 n 채널형인지 p 채널형인지에 따라 「0」에서 「1」로 신호가 전환할 때이거나, 「1」에서 「0」으로 신호가 전환할 때인가에, 컬럼셀렉터의 출력라인의 레벨의 변화에 시간이 걸린다.

그래서, 전송의 동작여유를 충분히 얻을 수 없고, 정보독출시간이 길어지는 문제가 있다. 구체적으로는, 컬럼셀렉터의 게이트가 보통 n 채널 MOS 의 트랜지스터 Qc로 이루어지므로, 「1」(「H」)을 전송할때의 동작여유가 충분하지 않다. 즉, 「1」에서 「0」으로 전환할 때는 신속하지만 「0」에서 「1」로 전환할 때에 시간이 걸린다. 그래도, 컬럼셀렉터를 CMOS로 구성하면 그와 같은 일은 없으나 그렇게 하면 레이아우트가 어렵고, 고집적화가 방해받는다.

본원 발명은 이와 같은 문제점을 해결하기 위해 이루어진 것이며, 화상메모리등의 반도체기억장치에 있어서 칼럼디코더등의 선택수단의 출력측의 기생용량이 큰 것에 기인되는 동작여유의 저하를 방지하고, 정보독출시간을 단축할 수 있도록 하는 것을 목적으로 한다.

본원 발명의 반도체기억장치의 독출회로는 컬럼디코더등의 선택 수단의 출력측을 프리세트하는 프리세트수단을 설치한 것을 특징으로 한다.

다음에, 본원 발명의 반도체기억장치의 독출회로에 대해 도시한 실시예에 따라 상세히 설명한다.

제1도는 본원 발명의 반도체기억장치의 독출회로의 제1의 실시예의 회로도, 제2도는 그 주요동작을 설명하기 위한 타임차트이다.

도면에 있어서, SA는 센스앰프, Qc, Qc, .... 는 제1의 선택수단인 컬럼셀렉터를 구성하는 MOS 트랜지스터, F.F.D는 컬럼셀렉터로부터의 데이터를 기억하는 제1의 정보유지수단이며, 예를 들면 플립플롭으로 이루어져서 1비트의 레지스터를 이루고 있다. Qt는 제1의 정보유지수단 F.F.D에 기억된 데이터를 전송하는 MOS 트랜지스터, F.F.S는 제1의 정보유지수단 F.F.D에서 MOS 트랜지스터 Qt를 거쳐 전송된 데이터를 기억하는 제2의 정보유지수단, Qy는 Y 셀렉터(로디코더)를 이루는 MOS 트랜지스터이며, Y 셀렉트신호 Y에 의해 제어되어 제2의 정보유지수단 F.F.S에 기억되어 있는 데이터를 데이터버스에 전송한다.

Qp는 p 채널형의 프리세트 MOS 트랜지스터이며, 프리세트신호를 받으면 온하여 컬럼셀렉터의 출력라인을 「하이」 레벨에 프리세트(프리차지)한다. 본 실시예의 제7도에 도시한 종래예와의 차이는 이 프리세트 MOS 트랜지스터 Qp를 가지고 있는 데 있다.

다음에, 제2도에 도시한 타임차트에 따라 주요동작을 설명한다.

전송요구신호 TREQ가 「하이」에서 「로」로 변화하면, 그것에 동기하여 프리세트신호 PRE가 도래하여 프리세트 MOS 트랜지스터 Qp가 턴온하여, 컬럼셀렉터의 출력라인, 즉 제1의 정보유지수단 F.F.D의 입력측이 「하이」에 충전된다. 그리고, 충전이 종료되면 프리세트신호 PRE가 소거되고, 프리세트 MOS 트랜지스터 Qp가 턴오프된다. 그 후, 워드신호에 의해 예를 들면 126 또는 256열의 비트라인 BL에 그 워드신호에 의해 지정된 메모리셀의 데이터가 일제히 독출되고, 센스앰프 SA에 의해 증폭된다. 비트라인에 데이터의 독출이 끝나면 컬럼셀렉트신호 C가 입력되고, 그 컬럼셀렉트된 하나의 데이터가 비트라인으로부터 제1의 정보유지수단 F.F.D의 입력단자에 전송되고, 여기서 래치된다.

또한, 그 데이터는 MOS 트랜지스터 Qt에 의해 제2의 정보유지수단 F.F.S에 의해 전송되고, 래치되며, 그리고 Y셀렉터 Qy에 의해 데이터버스에 출력된다.

본 반도체기억장치의 독출회로에 의하면, 데이터의 전송개시전에 컬럼셀렉터의 출력라인, 즉 제1의 정보유지수단 F.F.D의 입력단자를 프리세트해 두므로, 「1」을 전송할 때에 동작여유가 없어질 염려가 없어진다.

즉, 「1」을 전송할 경우에는 프리차지된 상태에서 그 레벨의 신호가 「1」로서 전송되고, 「0」을 전송할 경우에는 센스앰프 SA에 의해 풀다운되어 「0」으로 되고, 그리고 그 「0」의 전송이 이루어지지만, 컬럼게이트가, n 채널 MOS 트랜지스터이므로 그 풀다운은 빠르다. 따라서 고속전송을 할 수 있다.

제2도의 2점쇄선은 본 실시예의 경우를 종래예의 경우와 비교하기 위해, 종래예에 있어서 「1」을 전송할 경우의 제1의 정보유지수단 F.F.D의 입력측의 레벨의 변화를 도시한 것이며, 본 실시예의 쪽이 동작여유도가 크다는 것을 알수 있다.

제3도는 본원 발명의 반도체기억장치의 독출회로의 제2의 실시예의 회로도, 제4도는 그 타임차트이다.

본 반도체기억장치의 독출회로는 본원 발명을 독출포트가 2개의 반도체기억장치의 독출회로에 적용한 것이며, 시리얼레지스터 1비트당 제1의 정보유지수단 F.F.D 및 제2의 정보유지수단 F.F.S의 수가 각각 2개씩이다. 그리고, 전송수단인 MOS 트랜지스터 Qt 및 Y 셀렉터를 이루는 MOS 트랜지스터 Qy도 2개씩 있다.

또한, 컬럼셀렉터의 출력신호를 2개의 제1의 정보유지수단 F.F.D1,2로 분배하기 위해 컬럼셀렉터의 출력과, 각 제1의 정보유지수단 F.F.D1 및 2와의 사이에 분배신호 D1, D2에 의해 제어되는 정보분배용 MOS 트랜지스터 Qd, Qd가 설치되어 있다.

물론, 프리세트 MOS 트랜지스터 Qp를 가지며, 전송전에 프리세트신호를 받아 컬럼셀렉터의 출력라인을 프리차지한다는 점에서 제1도에 도시한 반도체기억장치의 독출회로와의 사이에 상위는 없다.

제4도에 도시한 동작에 대하여도 본질적으로 차이가 없고, 단순히 전송요구신호 TReg가 「로」의 기간(메모리엑티브기간)에 분배신호 D가 「하이」로 되고, 분배에 관련된 쪽의 분배용 MOS 트랜지스터 Qd가 온으로 된다는 동작이 있다는 점에서 상위한 것에 불과하다.

제5도는 본원 발명의 반도체기억장치의 독출회로의 제3의 실시예의 회로도, 제6도는 그 타임차트이다.

본 실시예는 제3도에 도시한 제2의 실시예의 컬럼셀렉터와 제1의 정보유지수단 F.F.D1,2와의 사이에 버퍼회로를 설치하여 그 사이를 실질적으로 분리함으로써 컬럼셀렉터의 출력측의 부하를 가볍게 한 것이며, 보다 고속화를 도모할 수 있다.

그러나, 그 이외의 점에서는 특히 다른 실시예와 특히 다를 바 없다.

또한, 각 정보유지수단 F.F.는 예를 들면 2개의 인버터를 조합한 플립플롭으로 이루어진다. 그 경우, 그 중 신호를 전송하는 쪽의 인버터는 커다란 MOS 트랜지스터에 의해 구성되고, 플러스귀환하는 쪽의 인버터는 그보다 작게 게이트길이가 큰 MOS 트랜지스터에 의해 구성하도록 하면 된다. 또한, 정보유지수단 F.F.D및 F.F.S은 2개의 인터버외에, 신호를 전송하는 쪽의 인버터의 출력측에 위상맞춤용의 MOS 트랜지스터를 갖는 경우도 있다.

또한, 만약 컬럼셀렉터의 게이트가 pchMOS 트랜지스터로 이루어질 경우에는, 역으로 「0」을 전송할 때에 시간이 걸리므로, 프리세트는 차지는 아니고 디스차지를 하도록 한다. 따라서, 본원 발명 은제1의 선택수단을 이루는 게이트가 n 채널 MOS 트랜지스터의 경우도 p 채널 MOS 트랜지스터의 경우에도 적용할 수 있다.

본원 발명의 반도체기억장치의 독출회로는 복수의 기억수단에 기억된 데이터를 선택적으로 독출하는 제1의 선택수단과, 이 선택수단에 의해 독출된 데이터를 유지하는 제1의 정보유지수단과, 이 제1의 정보유지수단에 유지된 데이터를 외부클록에 동기하여 전송하는 전송수단과, 이 전송수단으로부터의 데이터를 유지하는 제2의 정보유지수단과, 이 제2의 정보유지수단에 유지된 데이터를 출력포트에 선택적으로 출력하는 제2의 선택수단과, 상기 제1의 선택수단에 의해 데이터가 독출되는 라인을 프리세트하는 프리세트수단을 구비하는 것을 특징으로 하는 것이다.

따라서, 본원 발명의 반도체기억장치의 독출회로에 의하면, 프리세트수단을 갖기 때문에, 제1의 정보유지수단의 출력측을 신호의 독출전에 프리세트(프리차지 또는 프리디스차지)해둘수 있으며, 나아가서는 기생용량이 큰 것에 의한 동작여유의 저하를 방지할 수 있으며, 동작시간의 단축을 도모할 수 있다.

Claims (1)

1. 복수의 기억수단에 기억된 데이터를 선택적으로 독출하는 제1의 선택수단과, 상기 선택수단에 의해 독출된 데이터를 유지하는 제1의 정보유지수단과, 상기 제1의 정보유지수단에 유지된 데이터를 외부클록에 동기하여 전송하는 전송수단과, 상기 전송수단으로부터의 데이터를 유지하는 제2의 정보유지수단과, 상기 제2의 정보유지수단에 유지된 데이터를 출력포트에 선택적으로 출력하는 제2의 선택수단과, 상기 제1의 선택수단에 의해 데이터가 독출되는 라인을 프리세트하는 프리세트수단을 구비하는 것을 특징으로 하는 반도체기억장치의 독출회로.