KR100224319B1 - Hdtv and phase fixed loop circuit for sdtv encoder - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
고선명 텔레비젼(HDTV)과 SDTV 인코더를 위한 위상고정루프회로.Phase locked loop circuit for high definition television (HDTV) and SDTV encoders.
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
HDTV의 클록과 SDTV 클록을 제공하며, 시스템에 데이터가 입력되지 않거나 입력 영상 소스가 바뀌더라도 항상 안정된 클록을 제공하도록 함.Provides HDTV clock and SDTV clock, providing a stable clock at all times even when no data is input to the system or the input video source is changed.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
HDTV의 입력클록과 궤환클록을 각각 512 분주하는 제1 및 제2 분주수단; 상기 제1 및 제2 분주수단의 출력 위상을 비교하는 제1 위상 검출수단; 상기 제1 위상검출수단의 출력전압을 비교하는 제1전압비교수단; 상기 제1전압비교수단의 출력에 제어되어 HDTV 출력클록을 발생하는 제1발진수단; HDTV의 입력클록을 704 분주하는 제3 분주수단; SDTV의 궤환 클록을 256 분주하는 제4 분주수단; 상기 제3및 제4분주수단의 출력의 위상을 비교하는 제2위상검출수단; 상기 제2위상검출수단의 출력전압을 비교하는 제2전압비교수단; 상기 제2전압비교수단의 출력에 제어되어 SDTV 출력클록을 발생하는 제2 발진수단을 구비함.First and second dispensing means for distributing 512 input clocks and feedback clocks of the HDTV, respectively; First phase detecting means for comparing output phases of the first and second dispensing means; First voltage comparing means for comparing an output voltage of the first phase detecting means; First oscillating means controlled by an output of said first voltage comparing means to generate an HDTV output clock; Third dispensing means for dispensing an input clock of the HDTV 704; Fourth dividing means for dividing the feedback clock of the SDTV by 256; Second phase detection means for comparing phases of the outputs of the third and fourth division means; Second voltage comparing means for comparing the output voltages of the second phase detecting means; And second oscillating means controlled by an output of said second voltage comparing means to generate an SDTV output clock.
4. 발명의 중요한 용도4. Important uses of the invention
HDTV와 SDTV의 인코더에 이용됨.Used for encoder of HDTV and SDTV.
Description
본 발명은 고선명 텔레비젼(HDTV: High Definition Television)과 SDTV 인코더를 위한 위상고정루프(PLL: Phase Locked Loop) 회로에 관한 것이다.The present invention relates to a phase locked loop (PLL) circuit for high definition television (HDTV) and SDTV encoders.
디지털 고선명 텔레비젼(HDTV) 신호의 클록은 74.25MHz이며, 디지털 SDTV 신호의 클록은 27MHz이다. 대부분의 고선명 텔레비젼(HDTV) 인코더는 입력 클록인 74.25MHz 보다 낮은 주파수로 동작시킨다.The clock of a digital high definition television (HDTV) signal is 74.25 MHz, and the clock of a digital SDTV signal is 27 MHz. Most high-definition television (HDTV) encoders operate at frequencies lower than the input clock of 74.25 MHz.
기존의 고선명 텔레비젼(HDTV) 인코더는 SDTV 인코더와 별도로 개발하고 있으나, 향후에 고선명 텔레비젼(HDTV)과 SDTV 동시 방송을 실시하려면 시스템간 클록의 동기가 맞아야 한다.The existing high definition television (HDTV) encoder is developed separately from the SDTV encoder, but in the future, the synchronization between clocks must be synchronized between the high definition television (HDTV) and the SDTV.
따라서, 본 발명은 고선명 텔레비젼(HDTV)의 클록을 고선명 텔레비젼(HDTV)의 입력 클록인 74.25MHz와 SDTV의 입력 클록인 27MHz를 같이 사용할 수 있으며, 시스템에 데이터가 입력되지 않거나 입력 영상 소스가 바뀌더라도 항상 안정된 클록을 제공할 수 있는 고선명 텔레비젼(HDTV)과 SDTV 인코더를 위한 위상고정루프(PLL) 회로를 제공하는데 그 목적이 있다.Therefore, the present invention can use the clock of high definition television (HDTV) together with 74.25 MHz, which is the input clock of high definition television (HDTV), and 27 MHz, which is the input clock of SDTV, even if no data is input to the system or the input image source is changed. The objective is to provide a phase locked loop (PLL) circuit for high definition television (HDTV) and SDTV encoders that can always provide a stable clock.
도 1 은 본 발명에 따른 HDTV와 SDTV 인코더를 위한 위상고정루프(PLL) 회로도.1 is a phase locked loop (PLL) circuit diagram for an HDTV and an SDTV encoder according to the present invention.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
1, 2 : 512 분주기 3, 8 : 위상 검출기1, 2: 512 divider 3, 8: phase detector
4, 9 :전압 비교기 5 : 74.25MHz 전압제어발진기(VCXO)4, 9: voltage comparator 5: 74.25 MHz voltage controlled oscillator (VCXO)
6 : 704 분주기 7 : 256 분주기6: 704 divider 7: 256 divider
10 : 27MHz 전압제어발진기(VCXO)10: 27MHz voltage controlled oscillator (VCXO)
상기 목적을 달성하기 위한 본 발명은, 고선명 텔레비젼의 입력클록을 입력받아 512 분주하는 제1 분주수단; 고선명 텔레비젼의 동기된 출력클록을 궤환 클록으로 입력받아 512 분주하는 제2 분주수단; 상기 제1 및 제2 분주수단의 입력클록과 궤환클록을 각각 입력받아 위상을 비교하여 그 비교결과를 출력하는 제1 위상 검출수단; 상기 제1 위상검출수단의 출력을 입력받아 입력클록과 궤환클록의 전압을 비교하는 제1 전압비교수단; 상기 제1 전압비교수단의 출력에 제어되어 고선명 텔레비젼의 출력클록을 출력하는 제1 발진수단; 고선명 텔레비젼의 입력클록을 입력받아 704 분주하는 제3 분주수단; SDTV의 출력클록을 궤환 클록으로 입력받아 256 분주하는 제4 분주수단; 상기 제3 및 제4 분주수단의 입력클록과 궤환클록을 각각 입력받아 위상을 비교하여 그 비교결과를 출력하는 제2 위상 검출수단; 상기 제2 위상검출수단의 출력을 입력받아 입력클록과 궤환클록의 전압을 비교하는 제2 전압비교수단; 및 상기 제2 전압비교수단의 출력에 제어되어 고선명 텔레비젼의 출력클록을 출력하는 제2 발진수단을 구비한 것을 특징으로 한다.The present invention for achieving the above object, the first dispensing means for receiving an input clock of high-definition television 512 divided; Second dividing means for receiving the synchronized output clock of the high definition television as a feedback clock and dividing 512; First phase detection means for receiving input clocks and feedback clocks of the first and second dispensing means, respectively, comparing the phases and outputting a comparison result; First voltage comparing means for receiving an output of the first phase detecting means and comparing a voltage between an input clock and a feedback clock; First oscillating means controlled by an output of said first voltage comparing means to output an output clock of a high definition television; Third dividing means for receiving an input clock of high definition television and distributing 704; Fourth dividing means for receiving an output clock of the SDTV as a feedback clock and dividing 256; Second phase detection means for receiving input clocks and feedback clocks of the third and fourth dispensing means, respectively, comparing the phases and outputting a comparison result; Second voltage comparing means for receiving an output of the second phase detecting means and comparing a voltage between an input clock and a feedback clock; And second oscillating means controlled by an output of said second voltage comparing means to output an output clock of a high definition television.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
도 1 은 본 발명에 따른 HDTV와 SDTV 인코더를 위한 위상고정루프(PLL) 회로도로서, 도면에서 1,2,6,7은 분주기, 3,8은 위상 검출기, 4,9는 전압 비교기, 5,10은 전압제어발진기를 각각 나타낸다.1 is a phase locked loop (PLL) circuit diagram for an HDTV and an SDTV encoder according to the present invention, in which, 1,2,6,7 is a divider, 3,8 is a phase detector, 4,9 is a voltage comparator, and 5 And 10 denote voltage controlled oscillators, respectively.
제1 512 분주기(11)는 고선명 텔레비젼(HDTV)의 입력클록 신호인 74.25MHz를 입력받는다. 아날로그 소자인 전압비교기(4)는 수백KHz 이하의 낮은 주파수만 처리할 수 있으므로 제1 및 제2 512분주기(1,2)는 입력클록(11)과 전압제어발진기(VCXO)(5)에서 발생하여 궤환된 74.25 MHz 클록(17)을 각각 512분주시켜 74.25/512MHz의 낮은 클록으로 만든다.The first 512 frequency divider 11 receives 74.25 MHz, which is an input clock signal of a high definition television (HDTV). Since the voltage comparator 4, which is an analog device, can handle only a low frequency of several hundred KHz or less, the first and second 512 dividers 1 and 2 are used in the input clock 11 and the voltage controlled oscillator (VCXO) 5. The generated and returned 74.25 MHz clocks 17 are each 512 divided into clocks as low as 74.25 / 512 MHz.
위상검출기(3)는 제1 및 제2 512분주기(1,2)에서 분주된 낮은 클록신호(12, 13)의 위상을 비교하여 위상검출신호를 각각 출력한다. 즉, 제1 512 분주기(1)의 클록(12)과 제2 512 분주기의 궤환된 클록(13)을 비교하여 제1 512 분주기(1)의 클록(12)이 빠르면 위상 검출기의 제1 출력(14)을 로우(Low)로 만들고, 제2 512 분주기(2)의 궤환된 클록(13)이 빠르면 제2 출력(15)을 로우(Low)로 만든다.The phase detector 3 compares the phases of the low clock signals 12 and 13 divided in the first and second 512 dividers 1 and 2 and outputs phase detection signals, respectively. That is, the clock 12 of the first 512 divider 1 is compared with the clock 12 of the first 512 divider 1 and the clock 12 of the first 512 divider 1 is faster. The first output 14 is brought low, and if the feedback clock 13 of the second 512 divider 2 is fast, the second output 15 is made low.
전압비교기(4)의 출력신호(16)는 위상검출기(3)의 출력신호인 제1 출력(14)과 제2 출력(15)의 전압을 비교하여 제1 출력(14)이 낮으면 하이(High)가 되며, 제2 출력(15)이 낮으면 로우(Low)가 된다.The output signal 16 of the voltage comparator 4 compares the voltages of the first output 14 and the second output 15, which are the output signals of the phase detector 3, and is high when the first output 14 is low. High) and low when the second output 15 is low.
전압제어 발진기(VCXO)(5)에서는 전압비교기(4)의 출력신호(16)의 전압에 따라서 74.25MHz의 출력 클록신호를 발생시킨다. 즉, 입력클록(11)에 동기된 출력 클록신호(17)을 발생시킨다.The voltage controlled oscillator (VCXO) 5 generates an output clock signal of 74.25 MHz in accordance with the voltage of the output signal 16 of the voltage comparator 4. That is, the output clock signal 17 synchronized with the input clock 11 is generated.
고선명 텔레비젼(HDTV)의 입력클록 신호인 74.25MHz(11) (또는 궤환된 클록 신호(17)는 704 분주기(6)에 입력되고, 전압제어발진기(VCXO)(10)에서 발생하여 궤환된 27MHz 클록(23)은 256 분주기(7)에 입력되며, 704 분주기(6)와 256 분주기(7)는 입력된 클록을 각각 74.25/704MHz(18)과 27/256MHz(19)의 낮은 클록으로 분주시켜 출력한다.74.25 MHz (11) (or the feedback clock signal 17), which is an input clock signal of a high definition television (HDTV), is input to the 704 frequency divider 6 and generated and returned from a voltage controlled oscillator (VCXO) 10 to return 27 MHz. Clock 23 is input to 256 divider 7, 704 divider 6 and 256 divider 7 input clocks as low as 74.25 / 704 MHz (18) and 27/256 MHz (19), respectively. Dispense this to print.
위상검출기(8)는 704 분주기(6)의 출력(18)과 256 분주기(7)의 출력(19)의 위상을 비교하여 위상검출 신호인 (20)과 (21)을 출력한다. 즉, 704 분주기(6)의 입력 클록(18)과 256 분주기(7)의 궤환된 클록(19)을 비교하여 704 분주기(6)의 입력 클록이 더 빠르면 위상 검출기(8)의 제1 출력(20)이 로우(Low)로 되며, 256 분주기(7)의 궤환 클록(19)이 더 빠르면 위상검출기(8)의 제2 출력(21)이 로우(Low)로 된다.The phase detector 8 compares the phases of the output 18 of the 704 divider 6 and the output 19 of the 256 divider 7 and outputs phase detection signals (20) and (21). That is, the input clock 18 of the 704 frequency divider 6 and the feedback clock 19 of the 256 frequency divider 7 are compared with each other and the input clock of the 704 frequency divider 6 is faster. The first output 20 goes low, and if the feedback clock 19 of the 256 divider 7 is faster, the second output 21 of the phase detector 8 goes low.
전압비교기(9)는 위상검출기(8)의 출력신호인 제1 출력 클록(20)과 제2 출력 클록(21)의 전압을 비교하여 제1 출력(20)이 낮으면 하이(High)가 되며, 제2 출력(21)이 낮으면 로우(Low)가 된다.The voltage comparator 9 compares the voltages of the first output clock 20 and the second output clock 21, which are the output signals of the phase detector 8, and becomes high when the first output 20 is low. When the second output 21 is low, it is low.
전압제어발진기(VCXO)(10)에서는 전압비교기(9)의 출력신호(22)의 전압에 따라서 27MHz의 출력 클록신호를 발생시킨다. 즉, 74.25MHz인 입력클록(11)에 동기된 27MHz인 출력 클록신호(23)를 발생시킨다.The voltage controlled oscillator (VCXO) 10 generates an output clock signal of 27 MHz in accordance with the voltage of the output signal 22 of the voltage comparator 9. That is, an output clock signal 23 at 27 MHz is generated in synchronization with the input clock 11 at 74.25 MHz.
이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능하므로, 전술한 실시예 및 도면에 한정되는 것이 아니다.The present invention described above is capable of various substitutions, modifications, and changes within the scope without departing from the technical spirit of the present invention for those skilled in the art to which the present invention pertains, and thus is limited to the above-described embodiments and drawings. It is not.
상기와 같이 이루어지는 본 발명은 방송 프로그램이 HDTV인 경우에 이를 HDTV와 SDTV 인코더를 통하여 동시에 방송할 경우에도 HDTV의 클록신호인 74.25MHz에 동기된 SDTV 인코더용 클록인 27MHz를 제공할 수 있는 효과가 있다.According to the present invention, when the broadcast program is an HDTV, it is possible to provide 27MHz, which is a clock for an SDTV encoder synchronized with 74.25MHz, which is a clock signal of an HDTV, even when simultaneously broadcasted through an HDTV and an SDTV encoder. .
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