KR101543378B1 - Apparatus and method for synthesizing frequency using muti-pll and method of the same - Google Patents

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KR101543378B1 KR1020140184830A KR20140184830A KR101543378B1 KR 101543378 B1 KR101543378 B1 KR 101543378B1 KR 1020140184830 A KR1020140184830 A KR 1020140184830A KR 20140184830 A KR20140184830 A KR 20140184830A KR 101543378 B1 KR101543378 B1 KR 101543378B1
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Abstract

The present invention relates to a frequency synthesizing apparatus having a multi-phase-locked loop circuit structure and an operating method thereof. The frequency synthesizing apparatus having a multi-phase-locked loop circuit structure comprises: a reference frequency generator to generate and output a reference frequency; n (n is a natural number higher than or equal to two) phase-locked loops (PLL) to oscillate output frequencies using the reference frequency as a reference and adjust frequencies of the output frequencies according to PLL frequency setting data; a scheduler to acquire and register one or more PLL frequency setting data and then output the data alternately to the n phase-locked loops to allow a next phase-locked loop to adjust and stabilize an output frequency while a current phase-locked loop generates a stabilized output frequency; and a switching unit to alternately output the output frequencies of the n phase-locked loops under control of the scheduler.

Description

다중 위상 동기 루프 회로 구조의 주파수 합성 장치 및 이의 동작 방법{APPARATUS AND METHOD FOR SYNTHESIZING FREQUENCY USING MUTI-PLL AND METHOD OF THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency synthesizer and a frequency synthesizer,

본 발명은 주파수 합성 장치에 관한 것으로, PLL 주파수 합성 방식을 채택하되 고속의 주파수 변경 동작이 가능하도록 하는 다중 위상 동기 루프 회로 구조의 주파수 합성 장치 및 이의 동작 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency synthesizer, and more particularly, to a frequency synthesizer having a multi-phase synchronous loop circuit structure and a method of operating the same.

주파수 합성기는 신호 수신 장치의 국부 발진 신호(LO:Local Oscillator) 발생을 위해 필요한 핵심 부품으로, 이는 주로 DDS(Direct Digital Synthesis) 주파수 합성기와 PLL(Phase Loop Lock) 주파수 합성기로 구분될 수 있다. The frequency synthesizer is a core part necessary for generating a local oscillator (LO) of a signal receiving apparatus. The frequency synthesizer can be mainly divided into a DDS (Direct Digital Synthesis) frequency synthesizer and a PLL (Phase Loop Lock) frequency synthesizer.

DDS 주파수 합성기는 협대역의 신호 수집시 적용되어 FPGA(field-programmable gate array)로 편리하게 DDS를 제어하고, 불요파를 제거하는 알고리즘 등이 적용되는 특징을 가진다. 이는 고속 주파수 변경이 가능하고 구현이 간편한 장점이 있으나, DAC(Digital Analog Converter)에서 발생하는 오차 등으로 인해 광대역에서의 불요파가 많아 SNR이 낮아지며, 이로 인해 신호 처리에 제한이 생기는 단점이 있다. The DDS frequency synthesizer is applied in the narrow band signal acquisition, and it has features that the DDS is controlled by the field-programmable gate array (FPGA) and the algorithm to remove the unwanted wave is applied. This is advantageous in that it can change the high-speed frequency and is easy to implement. However, due to errors occurring in the DAC (Digital Analog Converter), the SNR is reduced due to a large amount of unnecessary waves in the wideband.

PLL 주파수 합성기는 PLL에 주파수를 설정하고, 주파수 안정화 시간을 기다린 후 원하는 주파수 대역의 신호를 수집하는 구조를 사용하는 데, 이는 PLL 주파수 설정 데이터의 안정화 시간을 필요로 하여 광대역의 저속 신호 수집시 주로 적용되는 특징이 있다. 즉, 불요파가 적어 신호의 동적 영역이 넓어지는 장점이 있으나, 주파수 변경시 주파수가 안정화되는데 소요되는 시간이 상대적으로 길어져 고속 주파수 변경에 어려움이 있다. The PLL frequency synthesizer uses a structure that sets the frequency to the PLL, waits for the frequency stabilization time, and then collects the signal of the desired frequency band. This requires stabilization time of the PLL frequency setting data, There are features that apply. That is, there is an advantage that the dynamic range of the signal is widened due to the small amount of unnecessary waves, but the time required for stabilizing the frequency when the frequency is changed becomes relatively long, which makes it difficult to change the high frequency.

특히, 본 발명에서는 광대역 신호 수집을 위한 PLL 주파수 합성기에 관심이 있으며, 이는 일반적으로 도1 과 같은 구성을 가진다. Particularly, the present invention is interested in a PLL frequency synthesizer for collecting a wideband signal, and has a structure as shown in FIG. 1 in general.

종래의 PLL 주파수 합성기는 도1 에 도시된 바와 같이 기준 주파수(fref)와 분주된 발진 주파수(fvco')의 위상을 비교하여 위상차에 해당하는 펄스폭을 가지는 신호를 출력하는 위상검출기(11), 위상검출기(11)의 출력의 펄스폭 및 펄스부호(Sign)에 대응하여 전하를 생성하거나 감소시키며, 연결되는 루프필터(13)와의 관계에서 결정되는 펌핑전압(Vcp)을 생성하는 전하 펌프(12), 주파수 안정화 동작 중에 발생하는 잡음들을 제거하며, 내부에 구비된 커패시터(Capacitor)를 통하여 전하펌프(12)로부터 출력되는 출력전류에 대응되는 펌핑전압(Vcp)을 생성하는 루프 필터(13), 루프 필터(13)의 펌핑전압과 PLL 주파수 설정 데이터(PLL_freq)에 따라 발진 주파수를 가변하는 전압제어발진기(14), 및 전압제어발진기(14)를 1/N으로 분주한 후 위상검출기(11)에 전달하는 분주기(15) 등을 포함하여 구성된다. 1, a conventional PLL frequency synthesizer includes a phase detector 11 for comparing a reference frequency fref with a frequency of an oscillation frequency fvco 'and outputting a signal having a pulse width corresponding to a phase difference, A charge pump 12 which produces or reduces the charge corresponding to the pulse width and the sign of the output of the phase detector 11 and which produces a pumping voltage Vcp determined in relation to the loop filter 13 to be connected, A loop filter 13 for removing noise generated during the frequency stabilization operation and generating a pumping voltage Vcp corresponding to an output current from the charge pump 12 through a capacitor provided therein, A voltage controlled oscillator 14 for varying the oscillation frequency in accordance with the pumping voltage of the loop filter 13 and the PLL frequency setting data PLL_freq and the phase detector 11 after dividing the voltage controlled oscillator 14 by 1 / (15) and the like It is configured to include.

이와 같이 구성되는 PLL 주파수 합성기는 앞서 설명한 바와 같이 발진 주파수가 변경될 때마다 상대적으로 긴 안정화 시간을 필요로 한다. 즉, 도2에 도시된 바와 같이, 주파수 설정 데이터를 입력받아 발진 주파수를 조정 및 안정화시킨 후에야, 신호 수집 동작을 수행할 수 있어 고속의 주파수 변경 동작에 한계가 있는 문제가 있다.As described above, the PLL frequency synthesizer having such a configuration requires a relatively long stabilization time every time the oscillation frequency is changed. That is, as shown in FIG. 2, after the frequency setting data is received and the oscillation frequency is adjusted and stabilized, the signal collecting operation can be performed, and there is a problem that the frequency changing operation is limited at high speed.

한국 등록 특허 제10-1007211호 (2011.01.04 등록)Korean Registered Patent No. 10-1007211 (Registered on January 4, 2011)

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, PLL 주파수 합성 방식을 채택하여 불요파를 최소화하되, 발진 주파수 조정 및 안정화에 소요되는 시간을 최소화하여 고속의 주파수 변경 동작이 가능하도록 하는 다중 위상 동기 루프 회로 구조의 주파수 합성 장치 및 이의 동작 방법을 제공하고자 한다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems and it is an object of the present invention to provide a PLL frequency synthesizing method that minimizes unnecessary waves and minimizes time required for oscillation frequency adjustment and stabilization, A frequency synthesizer of a loop circuit structure and an operation method thereof.

본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 본 발명이 속하는 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The objects of the present invention are not limited to the above-mentioned objects, and other objects not mentioned can be clearly understood by those skilled in the art from the following description.

상기 과제를 해결하기 위한 수단으로서, 본 발명의 일 실시 형태에 따르면, 기준 주파수를 발생 및 출력하는 기준 주파수 발생기; 상기 기준 주파수를 기준으로 하여 출력 주파수를 발진하되, PLL(Phase Loop Lock) 주파수 설정 데이터에 따라 상기 출력 주파수의 주파수를 조정하는 n(n은 2 이상의 자연수)개의 위상동기루프; 적어도 하나의 PLL 주파수 설정 데이터를 획득 및 등록한 후 상기 n개 위상동기루프에 교대 출력함으로써, 현재 순서의 위상동기루프가 안정화된 출력 주파수를 발생하는 동안 다음 순서의 위상동기루프가 출력 주파수를 조정 및 안정화 동작을 수행하도록 하는 스케쥴러; 및 상기 스케쥴러의 제어하에 상기 n개 위상동기루프의 출력 주파수를 교대 출력하는 스위칭부;를 포함하는 다중 PLL 구조의 주파수 합성 장치를 제공한다. As a means for solving the above-mentioned problems, according to one embodiment of the present invention, there is provided a frequency synthesizer comprising: a reference frequency generator for generating and outputting a reference frequency; N (n is a natural number of 2 or more) number of phase-locked loops for oscillating the output frequency with reference to the reference frequency, and adjusting the frequency of the output frequency according to PLL (Phase Loop Lock) frequency setting data; By acquiring and registering at least one PLL frequency setting data and alternately outputting to the n phase-locked loops, the phase-locked loop in the next step generates and outputs the stabilized output frequency while the current- A scheduler for performing a stabilization operation; And a switching unit alternately outputting the output frequencies of the n phase-locked loops under the control of the scheduler.

상기 n개의 위상동기루프 각각은 출력 주파수 조정 및 안정화가 완료되면, 주파수 안정화 완료를 상기 스케쥴러에 통보하는 제공하는 것을 특징으로 한다. And each of the n phase-locked loops provides frequency scheduling completion notification to the scheduler when output frequency adjustment and stabilization are completed.

상기 스케쥴러는 PLL 주파수 설정 데이터를 제공한 경우, 상기 PLL 주파수 설정 데이터를 수신한 위상동기루프로부터 주파수 안정화 완료를 통보받으면, 다음 순서의 PLL 설정 주파수를 획득하여 다음 순서의 위상동기루프에 제공하는 것을 특징으로 한다. When the scheduler notifies the PLL frequency setting data that the PLL frequency setting data has been received from the PLL receiving the PLL frequency setting data, the scheduler acquires the PLL setting frequency in the next step and provides it to the PLL in the next step .

또한 상기 스케쥴러는 현재 출력 주파수가 사용 중이면, 상기 현재 출력 주파수의 사용이 완료됨을 감지한 후, 상기 다음 순서의 PLL 주파수 설정 데이터의 선택 및 제공 동작을 수행하는 것을 특징으로 한다. The scheduler performs selection and supply of the PLL frequency setting data in the next step after sensing that the current output frequency is used if the current output frequency is in use.

그리고 상기 스케쥴러는 현재 출력 주파수의 사용이 완료됨을 감지하면, 상기 스위칭부를 동작 제어하여 상기 다음 순서의 위상동기루프의 출력 주파수를 선택하여 출력하도록 하는 것을 특징으로 한다. When the scheduler detects completion of the use of the current output frequency, the scheduler controls the switching unit to select and output the output frequency of the next phase locked loop.

뿐 만 아니라, 상기 스케쥴러는 기 저장된 PLL 주파수 설정 데이터로부터 예측 주파수 목록을 획득 및 저장하는 기능을 더 포함하는 것을 특징으로 한다. In addition, the scheduler further includes a function of acquiring and storing a predicted frequency list from previously stored PLL frequency setting data.

상기 다중 PLL 구조의 주파수 합성 장치는 상기 기준 주파수 발생기의 뒷단에 위치하여 상기 기준 주파수 발생기로부터 출력되는 기준 주파수를 n개로 분배한 후, 상기 n개의 위상동기루프 각각에 제공하는 분배기를 더 포함하는 것을 특징으로 한다. The frequency synthesizer of the multiple PLL structure further includes a distributor located at a rear end of the reference frequency generator and distributing the reference frequency output from the reference frequency generator to n and providing the divided frequency to each of the n phase- .

상기 과제를 해결하기 위한 수단으로서, 본 발명의 다른 실시 형태에 따른 n(n은 2 이상의 자연수)개의 위상동기루프를 구비하는 주파수 합성 장치의 주파수 합성 방법은 기 저장된 PLL 주파수 설정 데이터 목록에서 현재 순서의 PLL 주파수 설정 데이터를 선택하여 현재 순서의 위상동기루프에 제공하는 단계; 및 상기 현재 순서의 위상동기루프가 PLL 주파수 설정 데이터에 따른 출력 주파수 조정 및 안정화를 완료하면, 상기 PLL 주파수 설정 데이터 목록에서 다음 순서의 PLL 주파수 설정 데이터를 선택하여 다음 순서의 위상동기루프에 제공하는 단계를 포함할 수 있다. As a means for solving the above problems, a frequency synthesizing method of a frequency synthesizing apparatus having n (n is a natural number of 2 or more) phase-locked loops according to another embodiment of the present invention includes: Selecting the PLL frequency setting data of the PLL to provide the phase locked loop of the current sequence; And when the phase locked loop of the current sequence completes the output frequency adjustment and stabilization according to the PLL frequency setting data, the PLL frequency setting data of the next order is selected from the PLL frequency setting data list and provided to the next phase locked loop Step < / RTI >

상기 다음 순서의 위상동기루프에 제공하는 단계는 상기 현재 순서의 위상동기루프의 출력 주파수가 현재 사용되고 있으면, 상기 현재 순서의 위상동기루프의 출력 주파수가 사용 완료된 후에 상기 다음 순서의 PLL 주파수 설정 데이터의 선택 및 제공 동작을 수행하는 것을 특징으로 한다.Wherein the step of providing the PLL frequency setting data to the next phase locked loop comprises: if the output frequency of the phase locked loop of the current sequence is currently used, And performs a selection and provision operation.

본 발명의 다중 PLL 구조의 주파수 합성 장치는 다수의 PLL을 구비하고, 하나의 PLL가 안정화된 출력 주파수를 발진하는 동안, 또 다른 하나의 PLL가 PLL 주파수 조정 스케쥴에 따른 출력 주파수 설정 및 안정화 동작을 미리 수행하도록 함으로써, 다중 PLL 구조의 주파수 합성 장치가 안정화된 출력 주파수를 연속적으로 출력할 수 있도록 한다.The frequency synthesizer of the multiple PLL structure of the present invention includes a plurality of PLLs, and while one PLL oscillates a stabilized output frequency, another PLL performs an output frequency setting and stabilization operation according to a PLL frequency adjustment schedule So that the frequency synthesizer of the multiple PLL structure can continuously output the stabilized output frequency.

이에 본 발명에서는 PLL 주파수 합성 방식을 채택하여 불요파를 최소화하되, 발진 주파수 조정 및 안정화에 소요되는 시간을 최소화하여 고속의 주파수 변경 동작이 가능하도록 한다. In the present invention, the PLL frequency synthesizing method is adopted to minimize unnecessary waves, and the time required for oscillation frequency adjustment and stabilization is minimized, thereby enabling a high frequency change operation.

도1은 종래의 기술에 따른 다중 PLL 구조의 주파수 합성 장치를 도시한 도면이다.
도2는 종래의 기술에 따른 다중 PLL 구조의 주파수 합성 장치의 동작 방법을 설명하기 위한 도면이다.
도3은 본 발명의 일 실시예에 따른 다중 PLL 구조의 주파수 합성 장치를 도시한 도면이다.
도4는 본 발명의 일 실시예에 따른 스케쥴러의 구성을 도시한 도면이다.
도5는 본 발명의 일 실시예에 따른 다중 PLL 구조의 주파수 합성 장치의 동작 방법을 설명하기 위한 도면이다.
도6은 본 발명의 일 실시예에 따른 다중 PLL 구조의 주파수 합성 장치를 이용한 신호 수신 장치의 구성을 도시한 도면이다.FIG. 1 is a diagram illustrating a frequency synthesizer of a multiple PLL structure according to a conventional technique. Referring to FIG.
2 is a view for explaining a method of operating a frequency synthesizer of a multiple PLL structure according to a conventional technique.
3 is a diagram illustrating a frequency synthesizer of a multiple PLL structure according to an embodiment of the present invention.
4 is a diagram illustrating a configuration of a scheduler according to an embodiment of the present invention.
5 is a view for explaining a method of operating a frequency synthesizer of a multiple PLL structure according to an embodiment of the present invention.
6 is a diagram illustrating a configuration of a signal receiving apparatus using a frequency synthesizer of a multiple PLL structure according to an embodiment of the present invention.

본 발명의 목적 및 효과, 그리고 그것들을 달성하기 위한 기술적 구성들은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects, features and advantages of the present invention will be more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: FIG. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다.The following terms are defined in consideration of the functions of the present invention, and these may be changed according to the intention of the user, the operator, or the like.

그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. These embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art to which the present invention pertains. Only. Therefore, the definition should be based on the contents throughout this specification.

도3은 본 발명의 일 실시예에 따른 다중 PLL 구조의 주파수 합성 장치를 도시한 도면이다. 3 is a diagram illustrating a frequency synthesizer of a multiple PLL structure according to an embodiment of the present invention.

도3을 참고하면, 본 발명의 다중 PLL 구조의 주파수 합성 장치는 2개 이상의 독립된 PLL 주파수 합성을 통해 광대역 신호에서 불요파를 제거하고, PLL방식의 문제점인 고속 주파수 변경이 가능하도록 것으로, 기준 주파수 발생기(110), 분배기(120), 스케쥴러(130), n개(n은 2 이상의 자연수)의 PLL(141,142), 및 스위칭부(150) 등을 포함하여 구성될 수 있다. Referring to FIG. 3, the frequency synthesizer of the multiple PLL structure of the present invention removes spurious components from a wideband signal through two or more independent PLL frequency synthesizers and is capable of changing a high frequency, which is a problem of the PLL system. A scheduler 130, n PLLs 141 and 142 (n is a natural number of 2 or more), a switching unit 150, and the like.

이하, 각 구성요소의 기능을 보다 상세히 살펴보면 다음과 같다. Hereinafter, the function of each component will be described in more detail.

기준 주파수 발생기(110)는 크리스탈 발진기 등과 같은 신호 발진 소자를 구비하고, 이를 통해 소정의 주파수를 가지는 기준 주파수(fref)를 발생하도록 한다. The reference frequency generator 110 includes a signal oscillation element such as a crystal oscillator to generate a reference frequency fref having a predetermined frequency.

분배기(200)는 기준 주파수(fref)를 주파수 합성 장치에 구비된 PLL(141, 142)의 수만큼 분배(또는 커플링)하여, 다수의 PLL(141, 142) 각각에 동일한 신호 크기 및 주파수를 가지는 기준 주파수(fref)가 입력되도록 한다. The divider 200 divides (or couples) the reference frequency fref by the number of the PLLs 141 and 142 provided in the frequency synthesizing apparatus and outputs the same signal size and frequency to each of the PLLs 141 and 142 The reference frequency fref is input.

스케쥴러(130)는 외부 프로세서로부터 PLL 주파수 조정 스케쥴에 따른 PLL 주파수 설정 데이터(freq_list)를 사전에 제공받고 내부 메모리에 저장하도록 한다. 그리고 현재 순서의 PLL 주파수 설정 데이터(PLL1_freq)를 다수의 PLL(141,142) 중 하나에 제공하되, 해당 PLL(141)이 주파수 안정화되면, 다음 순서의 PLL 주파수 설정 데이터(PLL2_freq)를 다수의 PLL(141, 142) 중 또 다른 하나에 미리 제공함으로써 또 다른 PLL(142)가 미리 주파수 설정 및 안정화 동작을 수행하도록 한다. The scheduler 130 provides PLL frequency setting data (freq_list) according to the PLL frequency adjustment schedule in advance from the external processor and stores it in the internal memory. When the PLL 141 is frequency stabilized, the PLL frequency setting data PLL1_freq of the next order is supplied to one of the plurality of PLLs 141 and 142, And 142, thereby allowing another PLL 142 to perform frequency setting and stabilization operations in advance.

또한 스케쥴러(130)는 외부 프로세서의 동작 상태와 다수의 PLL(141, 142) 각각의 주파수 안정화 상태를 고려하여 스위칭부(150)를 동작 제어하여, 스위칭부(150)가 주파수 안정화된 출력 주파수를 연속하여 출력할 수 있도록 한다. The scheduler 130 operates the switching unit 150 in consideration of the operation state of the external processor and the frequency stabilization states of the plurality of PLLs 141 and 142 so that the switching unit 150 adjusts the frequency- So that they can be continuously output.

다수의 PLL(141,142) 각각은 기준 주파수에 기반한 발진 동작을 수행하되, 스케쥴러(130)로부터 제공되는 PLL 주파수 설정 데이터에 따라 출력 주파수 조정 동작을 수행한다. 그리고 출력 주파수가 조정 및 안정화되면, 스케쥴러(130)에 이를 통보하도록 한다. Each of the plurality of PLLs 141 and 142 performs an oscillation operation based on the reference frequency and performs an output frequency adjusting operation according to the PLL frequency setting data provided from the scheduler 130. When the output frequency is adjusted and stabilized, the scheduler 130 is notified.

스위칭부(150)는 스케쥴러(130)의 제어하에 다수의 PLL(141,142)에 의해 발진 및 주파수 안정화된 출력 주파수가 연속되어 출력하도록 한다. The switching unit 150 allows the oscillation and frequency stabilized output frequencies to be continuously output by the plurality of PLLs 141 and 142 under the control of the scheduler 130.

이와 같이 본 발명의 다중 PLL 구조의 주파수 합성 장치는 PLL 주파수 조정 스케쥴에 대한 정보를 사전에 제공받고, 이를 기반으로 하나의 PLL(141)가 안정화된 출력 주파수를 발진하는 동안, 또 다른 하나의 PLL(142)가 PLL 주파수 조정 스케쥴에 따른 출력 주파수 설정 및 안정화 동작을 미리 수행하도록 함으로써, 다중 PLL 구조의 주파수 합성 장치가 안정화된 출력 주파수를 연속적으로 출력할 수 있도록 한다.As described above, the frequency synthesizer of the multiple PLL structure of the present invention is provided with information on the PLL frequency adjustment schedule in advance, and while one PLL 141 oscillates the stabilized output frequency based on the information, The frequency synthesizer 142 allows the frequency synthesizer of the multiple PLL structure to successively output the stabilized output frequency by allowing the output frequency setting and stabilization operation according to the PLL frequency adjustment schedule to be performed in advance.

도4는 본 발명의 일 실시예에 따른 스케쥴러의 구성을 도시한 도면이다. 4 is a diagram illustrating a configuration of a scheduler according to an embodiment of the present invention.

도4를 참고하면, 본 발명의 스케쥴러(130)는 n(이때, n는 PLL 개수)개의 주파수 예측부(211, 212), 메모리(221, 222) 및 주파수 출력부(231, 232)와, 1개의 컨트롤러(240) 등을 포함하여 구성된다. 4, the scheduler 130 of the present invention includes frequency predicting units 211 and 212, memories 221 and 222 and frequency output units 231 and 232, n (where n is the number of PLLs) One controller 240, and the like.

주파수 예측부(211, 212) 각각은 1차 D 프리플롭(D1, D2), 1차 먹스(MUX1, MUX2), 칼만 필터(KF1, KF2), 2차 먹스(MUX3, MUX4) 등을 포함하여, PLL(141, 142)에 교대 제공되는 PLL 주파수 설정 데이터로부터 예측 주파수를 생성하고, 이를 기반으로 새로운 PLL 주파수 설정 데이터 목록을 생성하여 메모리(221, 222)에 제공할 수 있도록 한다.Each of the frequency predicting units 211 and 212 includes primary D pre-flops D1 and D2, primary muxes MUX1 and MUX2, Kalman filters KF1 and KF2, secondary muxes MUX3 and MUX4, A prediction frequency is generated from the PLL frequency setting data alternately provided to the PLLs 141 and 142, and a new PLL frequency setting data list is generated based on the prediction frequency to be provided to the memories 221 and 222.

1차 D 프리플롭(D1, D2)은 입력 주파수(fin)를 클럭 펄스에 동기화하여 1차 먹스(MUX1, MUX2)에 제공하도록 한다. 즉, 입력 주파수(fin)를 클럭킹하여 1차 먹스(MUX1, MUX2)에 제공하도록 한다. The primary D pre-flop (D1, D2) allows the input frequency (fin) to be provided to the primary mux (MUX1, MUX2) in synchronization with the clock pulse. That is, the input frequency (fin) is clocked and provided to the first-order muxes (MUX1 and MUX2).

1차 먹스(MUX1, MUX2) 각각은 PLL(141, 142) 각각에 제공되는 PLL 주파수 설정 데이터와 1차 D 프리플롭(D1, D2)의 입력 주파수(fin)를 입력받고, 필터(KF1, KF2)에 이들을 교대로 출력하도록 한다. Each of the primary muxes MUX1 and MUX2 receives the PLL frequency setting data provided to each of the PLLs 141 and 142 and the input frequency fin of the primary D free flops D1 and D2 and outputs the filters KF1 and KF2 ) Alternately.

칼만 필터(KF1, KF2)는 1차 먹스(MUX1, MUX2)로부터 PLL(141, 142)에 현재 제공되는 PLL 주파수 설정 데이터를 입력받으면, 이를 기반으로 PLL(141, 142)에 다음 제공될 PLL 주파수 설정 데이터를 예측하도록 한다. 참고로, 칼만 필터는 잡음이 포함되어 있는 선형 역학계의 상태를 추적하는 재귀 필터로, 루돌프 칼만이 개발하였다. 칼만 필터는 컴퓨터 비전, 로봇 공학, 레이더 등의 여러 분야에 사용되며, 많은 경우에 매우 효율적인 성능을 보여주는 데, 이는 잡음까지 포함된 입력 데이터를 재귀적으로 처리하는 이 필터로서, 현재 상태에 대한 최적의 통계적 예측을 진행할 수 있다.The Kalman filters KF1 and KF2 receive the PLL frequency setting data currently provided from the primary muxes MUX1 and MUX2 to the PLLs 141 and 142, So that the setting data is predicted. For reference, the Kalman filter is a recursive filter that tracks the state of the linear dynamics including noise, developed by Rudolf Kalman. Kalman filters are used in many fields such as computer vision, robotics, radar, etc. In many cases, they show very efficient performance because this filter recursively processes input data including noise, Can be performed.

2차 먹스(MUX3, MUX4)는 칼만 필터(KF1, KF2)의 예측 데이터와 1차 D 프리플롭(D1,D2)의 입력 주파수(fin)를 입력받고, 내부 메모리(221, 222)에 이들을 교대로 출력하도록 한다.The secondary muxes MUX3 and MUX4 receive the predicted data of the Kalman filter KF1 and KF2 and the input frequency fin of the primary D pre-flop Dl and D2 and shift them to the internal memories 221 and 222 .

내부 메모리(221,222)는 외부 프로세서로부터 제공되는 적어도 하나의 PLL 주파수 설정 데이터를 저장하고, 컨트롤러(135)에서 제공하는 출력 요청 신호에 따라 현재 순서의 PLL 주파수 설정 데이터를 선택 및 출력하도록 한다. 또한 주파수 예측부(211, 212)로부터 제공되는 예측 주파수를 순서대로 저장함으로써, 외부 프로세서로부터 추가적인 PLL 주파수 설정 데이터 목록을 제공받지 않더라도, 주파수 합성기를 계속하여 구동할 수 있도록 한다. The internal memories 221 and 222 store at least one PLL frequency setting data provided from an external processor and select and output PLL frequency setting data of the current order according to an output request signal provided by the controller 135. [ In addition, by storing the prediction frequencies provided from the frequency predicting units 211 and 212 in order, the frequency synthesizer can be continuously driven even if no additional PLL frequency setting data list is provided from the external processor.

주파수 출력부(231,232)는 D 프리플롭(D3,D4)를 구비하고, 이를 통해 내부 메모리(221,222)로부터 출력되는 PLL 주파수 설정 데이터를 클럭킹하여 PLL(141,142)에 제공하도록 한다.The frequency output units 231 and 232 are provided with D pre-flops D3 and D4 to clock PLL frequency setting data output from the internal memories 221 and 222 and provide them to the PLLs 141 and 142.

컨트롤러(240)는 외부 프로세서로부터 제공되는 PLL 주파수 설정 데이터 목록을 내부 메모리(221,222) 각각에 저장한 후, 다수의 PLL(141,142) 각각의 주파수 안정화 상태와 외부 프로세서의 동작 상태를 기반으로 n개의 내부 메모리(221,222) 중 하나를 선택하고, 선택된 내부 메모리에 출력 요청 신호를 제공하도록 한다. 즉, PLL 주파수 설정 데이터를 제공한 경우, PLL 주파수 설정 데이터를 수신한 위상동기루프로부터 주파수 안정화 완료를 통보받으면, 다음 순서의 PLL 설정 주파수를 획득하여 다음 순서의 위상동기루프에 제공함으로써, 다음 순서의 위상동기루프가 미리 출력 주파수 조정 및 안정화동작을 수행하도록 한다. 그리고 외부 프로세서가 현재 순서의 출력 주파수에 기반한 신호 수신 작업을 완료하면, 다수의 PLL(141,142) 중 또 다른 하나(142)에 다음 순서의 PLL 주파수 설정 데이터를 제공하여 해당 PLL(142)의 출력 주파수가 미리 안정화될 수 있도록 해준다. The controller 240 stores the PLL frequency setting data list provided from the external processor into each of the internal memories 221 and 222 and then generates n internal memories based on the frequency stabilization state of each of the PLLs 141 and 142 and the operation state of the external processor, Selects one of the memories 221 and 222, and provides an output request signal to the selected internal memory. That is, when the PLL frequency setting data is provided and the completion of the frequency stabilization is notified from the PLL that has received the PLL frequency setting data, the next PLL setting frequency is obtained and provided to the next phase locked loop, So that the phase locked loop of the phase locked loop performs the output frequency adjustment and stabilization operation in advance. When the external processor completes the signal reception operation based on the output frequency of the current sequence, the next order PLL frequency setting data is provided to another one of the plurality of PLLs 141 and 142 so that the output frequency of the corresponding PLL 142 To be stabilized in advance.

또한 컨트롤러(240)는 다수의 PLL(141,142) 각각의 주파수 안정화 상태와 외부 프로세서의 동작 상태를 고려하여 스위치 제어 신호를 생성 및 출력함으로써, 주파수 합성기내 스위칭부(150)이 다수의 PLL(141,142)의 출력 주파수를 교대로 출력할 수 있도록 한다. The controller 240 generates and outputs a switch control signal in consideration of the frequency stabilization state of each of the plurality of PLLs 141 and 142 and the operation state of the external processor so that the switching unit 150 in the frequency synthesizer 150 generates a plurality of PLLs 141 and 142, So that the output frequency of the inverter can be alternately output.

즉, 본 발명의 스케쥴러는 PLL에 입력한 PLL 주파수 설정 데이터를 저장할 리스트 구조의 메모리를 보유하여 외부 프로세서의 반복적인 데이터 억세스(access)를 최소화할 수 있도록 함으로써, 보다 빠른 주파수 합성이 가능하도록 한다. That is, the scheduler of the present invention has a memory having a list structure for storing PLL frequency setting data input to the PLL, thereby minimizing repetitive data access of the external processor, thereby enabling faster frequency synthesis.

또한 리스트 메모리의 값을 입력값으로 칼만 필터 등의 예측 필터를 거쳐 예측 주파수를 생성하고 새로운 PLL 주파수 설정 데이터 목록을 생성할 수 있도록 함으로써, 외부 프로세서의 개입 없이도 주파수 설정 동작을 수행하고, 이를 기반으로 주파수 합성 동작이 진행될 수 있도록 한다. In addition, the PLL frequency setting data list can be generated by generating a prediction frequency through a predictive filter such as a Kalman filter using the value of the list memory as an input value, thereby performing a frequency setting operation without intervention of an external processor, Thereby allowing the frequency synthesizing operation to proceed.

도5는 본 발명의 일 실시예에 따른 다중 PLL 구조의 주파수 합성 장치의 동작 방법을 설명하기 위한 도면으로, 도5에는 주파수 합성기가 두 개의 PLL를 구비한다고 가정하기로 한다. 5 is a diagram for explaining a method of operating a frequency synthesizer of a multiple PLL structure according to an embodiment of the present invention. In FIG. 5, it is assumed that a frequency synthesizer includes two PLLs.

먼저, 신호 수신 장치와 같은 외부 프로세서는 PLL 주파수 조정 스케쥴에 따른 다수의 PLL 주파수 설정 데이터를 리스트 형태로 생성하여 스케줄러(130)에 전송한다. 그러면, 스케줄러(130)는 외부 프로세서에서 제공한 PLL 주파수 설정 데이터 목록을 내부 메모리에 저장한 후, 이를 기반으로 PLL의 주파수 조정 동작에 필요한 PLL 주파수 설정 데이터를 제공함으로써, 외부 프로세서와 신호 수신 장치간의 데이터 통신량을 최소화할 수 있도록 한다. First, an external processor, such as a signal receiving apparatus, generates a plurality of PLL frequency setting data according to a PLL frequency adjustment schedule in the form of a list and transmits it to the scheduler 130. Then, the scheduler 130 stores the PLL frequency setting data list provided by the external processor in the internal memory, and provides the PLL frequency setting data necessary for the PLL frequency adjustment operation based on the stored PLL frequency setting data, Minimize data traffic.

이러한 주파수 합성기가 동작 활성화되면, 스케줄러(130)는 내부 메모리에 저장된 PLL 주파수 설정 데이터 목록 중 첫 번째 PLL 주파수 설정 데이터를 선택하여 두 개의 PLL 중 첫 번째 PLL(141)에 제공하도록 한다. When the frequency synthesizer is activated, the scheduler 130 selects the first PLL frequency setting data among the PLL frequency setting data stored in the internal memory and provides the first PLL 141 of the two PLLs.

첫 번째 PLL(141)는 첫 번째 PLL 주파수 설정 데이터에 응답하여 발진 주파수를 조정하고 주파수 안정화가 완료되면, 동조 신호의 신호값을 변경하여 스케줄러(130)에 이를 통보하도록 한다. The first PLL 141 adjusts the oscillation frequency in response to the first PLL frequency setting data. When the frequency stabilization is completed, the first PLL 141 changes the signal value of the tuning signal and notifies the scheduler 130 of the change.

스케쥴러(130)는 첫 번째 PLL(141)의 동조 신호에 응답하여 스위칭부(150)을 동작 제어하여, 스위칭부(150)이 첫 번째 PLL(141)의 출력 주파수를 뒷단으로 공급하도록 하고, 외부 프로세서는 다른 모듈의 RF 및 디지털 계통을 설정하여, 첫 번째 PLL(141)의 출력 주파수를 이용한 신호 수집 동작을 수행하도록 한다. 이때, 스위치의 스위칭 속도는 수십 ns 이하로 동작하고, 외부 프로세서의 신호 수집 시간은 수십 ms 이상인 것이 바람직하다. The scheduler 130 controls the switching unit 150 in response to the tuning signal of the first PLL 141 so that the switching unit 150 supplies the output frequency of the first PLL 141 to the rear end, The processor sets the RF and digital systems of the other modules to perform a signal acquisition operation using the output frequency of the first PLL 141. At this time, it is preferable that the switching speed of the switch be several tens of ns or less and the signal collection time of the external processor is several tens of ms or more.

또한 스케쥴러(130)는 첫 번째 PLL(141)의 동조 신호에 응답하여 PLL 주파수 설정 데이터 목록 중 두 번째 PLL 주파수 설정 데이터를 선택하여 두 번째 PLL(142)에 제공함으로써, 두 번째 PLL(142)가 미리 PLL 주파수 설정 데이터에 따른 발진 주파수 조정 및 안정화 동작을 수행하도록 한다. The scheduler 130 also selects the second PLL frequency setting data from the PLL frequency setting data list in response to the tuning signal of the first PLL 141 and supplies the second PLL frequency setting data to the second PLL 142, And performs the oscillation frequency adjustment and stabilization operation in accordance with the PLL frequency setting data in advance.

그리고 외부 프로세서로부터 첫 번째 PLL(141)의 발진 주파수를 이용한 신호 수집 동작이 완료되었음을 통보받으면, 스위칭부(150)의 스위칭 상태를 가변하여 스위칭부(150)이 두 번째 PLL(142)의 출력 주파수를 뒷단으로 공급하도록 한다. 그러면, 외부 프로세서는 첫 번째 PLL 주파수 설정 데이터에 연속한 두 번째 PLL 주파수 설정 데이터를 이용한 신호 수집 동작을 별도의 시간 지연 없이 수행할 수 있게 된다. When the switching unit 150 changes the switching state of the switching unit 150 so that the switching unit 150 switches the output frequency of the second PLL 142, To the rear end. Then, the external processor can perform the signal acquisition operation using the second PLL frequency setting data successive to the first PLL frequency setting data without any time delay.

즉, 본 발명에서는 상기의 과정을 반복적으로 수행함으로써 현재 주파수 대역의 신호 수집과 다음 주파수 대역의 신호 수집간 PLL 주파수 설정 및 안정화 시간을 백그라운드로 처리할 수 있음을 알 수 있다. 이에 종래에는 "(PLL 주파수 설정 시간 + PLL 주파수 안정화 시간 + 신호 수집 시간) ㅧ PLL 주파수 설정 데이터 개수"만큼 소요되던 시간이 "PLL 주파수 설정 시간 + PLL 주파수 안정화 시간 + (신호 수집 시간 ㅧ PLL 주파수 설정 데이터 개수)"로 감소되는 효과가 발생한다. That is, in the present invention, it is understood that the PLL frequency setting and stabilization time between the signal collection of the current frequency band and the signal collection of the next frequency band can be processed in the background by repeatedly performing the above-described process. Conventionally, the time that has elapsed as much as "PLL frequency setting time + PLL frequency stabilization time + signal acquisition time + PLL frequency setting data" is "PLL frequency setting time + PLL frequency stabilization time + (signal acquisition time PLL frequency setting Number of data) ".

도6은 본 발명의 일 실시예에 따른 다중 PLL 구조의 주파수 합성 장치를 이용한 신호 수신 장치의 구성을 도시한 도면이다. 6 is a diagram illustrating a configuration of a signal receiving apparatus using a frequency synthesizer of a multiple PLL structure according to an embodiment of the present invention.

도6을 참고하면, 본 발명의 다중 PLL 구조의 주파수 합성 장치(100) 이외에 안테나를 통해 수신한 미약한 입력 신호를 일정 레벨로 증폭시키면서 잡음 성분은 최소로 증폭시키는 저잡음증폭기(310), 저잡음증폭기(310)로부터 인가되는 입력신호와 주파수 합성 장치(100)의 출력 신호를 합성하여 광대역의 주파수신호를 전체적으로 상향변환시키는 제1 믹서(320). 제1 믹서(320)의 출력 신호를 일정 대역의 주파수 신호를 필터링하기 위한 제1 필터(330), 제1 믹서(320)로부터 인가되는 신호와 국부발진부(340)로부터 인가되는 제1 주파수를 믹싱하여 중간주파수신호를 생성하는 제2 믹서(350), 제2 믹서(350)로부터 인가되는 신호에서 기설정된 중간주파수대역의 신호를 필터링하기 위한 제2 필터(360), 제2 필터(360)로부터 중간주파수신호를 복조하여 수신 데이터를 획득하며, PLL 주파수 조정 스케쥴에 대한 정보(freq_list)를 주파수 합성기(100)에 제공하는 신호 복조기(370) 등을 포함하여 구성될 수 있다. 6, in addition to the frequency synthesizer 100 of the multiple PLL structure of the present invention, a low noise amplifier 310 for amplifying a weak input signal received through an antenna to a predetermined level and amplifying a noise component to a minimum level, (320) for synthesizing the input signal applied from the frequency synthesizer (310) and the output signal of the frequency synthesizer (100) to up-convert the wide frequency signal as a whole. A first filter 330 for filtering the output signal of the first mixer 320 to a frequency signal of a predetermined frequency band; a mixer 320 for mixing the first frequency applied from the local oscillator 340 and the signal applied from the first mixer 320, A second filter 360 for filtering a signal of a predetermined intermediate frequency band from a signal applied from the second mixer 350, a second filter 360 for filtering a signal of a predetermined intermediate frequency band from the second filter 360, A signal demodulator 370 for demodulating the intermediate frequency signal to obtain reception data, and providing information (freq_list) on the PLL frequency adjustment schedule to the frequency synthesizer 100, and the like.

이와 같이 구성되는 신호 수신 장치는 본 발명의 다중 PLL 구조의 주파수 합성 장치(100)를 이용함으로써, 주파수 천이 동작을 연속하여 수행할 수 있게 되어 광대역 주파수 스캔 속도를 높일 수 있고, 최종적으로는 수신 대상 신호의 발견 확률을 높여줄 수 있다. By using the frequency synthesizing apparatus 100 of the multiple PLL structure of the present invention, the signal receiving apparatus constructed as described above can perform the frequency transition operation continuously, thereby increasing the scanning speed of the wideband frequency, The probability of finding a signal can be increased.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The foregoing description is merely illustrative of the technical idea of the present invention, and various changes and modifications may be made by those skilled in the art without departing from the essential characteristics of the present invention. Therefore, the embodiments disclosed in the present invention are intended to illustrate rather than limit the scope of the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. The scope of protection of the present invention should be construed according to the following claims, and all technical ideas within the scope of equivalents should be construed as falling within the scope of the present invention.

Claims (10)

기준 주파수를 발생 및 출력하는 기준 주파수 발생기;
상기 기준 주파수를 기준으로 하여 출력 주파수를 발진하되, PLL(Phase Loop Lock) 주파수 설정 데이터에 따라 상기 출력 주파수의 주파수를 조정하는 n개(n은 2 이상의 자연수)의 위상동기루프;
적어도 하나의 PLL 주파수 설정 데이터를 획득 및 저장하는 다수의 메모리와 상기 다수의 메모리 각각에 저장된 PLL 주파수 설정 데이터로부터 예측 주파수 목록을 획득 및 저장하는 다수의 주파수 예측부 및 상기 다수의 PLL 각각의 주파수 안정화 상태와 외부 프로세서의 동작 상태를 기반으로 상기 다수의 메모리 중 하나를 선택하는 컨트롤러를 구비하여, 상기 적어도 하나의 PLL 주파수 설정 데이터를 상기 n개 위상동기루프에 교대 출력함으로써, 현재 순서의 위상동기루프가 안정화된 출력 주파수를 발생하는 동안 다음 순서의 위상동기루프가 출력 주파수를 조정 및 안정화 동작을 수행하도록 하는 스케쥴러; 및
상기 스케쥴러의 제어하에 상기 n개 위상동기루프의 출력 주파수를 교대 출력하는 스위칭부;를 포함하고,
상기 다수의 주파수 예측부 각각은
입력 주파수를 클럭킹하여 출력하는 제1 논리 소자;
상기 PLL 주파수 설정 데이터와 상기 제1 논리 소자의 입력 주파수를 교대로 출력하는 1차 먹스;
상기 1차 먹스로부터 출력되는 상기 PLL 주파수 설정 데이터로부터 다음 순서의 PLL 주파수 설정 데이터를 예측하는 칼만 필터;
상기 칼만 필터의 출력 데이터와 상기 제1 논리 소자의 입력 주파수를 교대로 출력하는 2차 먹스를 포함하는 것을 특징으로 하는 다중 PLL 구조의 주파수 합성 장치.A reference frequency generator for generating and outputting a reference frequency;
N (n is a natural number of 2 or more) phase-locked loops for oscillating the output frequency with reference to the reference frequency, and adjusting the frequency of the output frequency according to PLL (Phase Loop Lock) frequency setting data;
A plurality of memories for acquiring and storing at least one PLL frequency setting data and a plurality of frequency predicting units for obtaining and storing a predicted frequency list from PLL frequency setting data stored in each of the plurality of memories, And a controller for selecting one of the plurality of memories based on a state of an external processor and an operation state of an external processor so as to alternately output the at least one PLL frequency setting data to the n phase- A scheduler for causing the phase locked loop of the next step to perform the adjusting and stabilizing operation of the output frequency while generating the stabilized output frequency; And
And a switching unit for alternately outputting the output frequencies of the n phase-locked loops under the control of the scheduler,
Each of the plurality of frequency predicting units
A first logic element for clocking and outputting an input frequency;
A primary mux for alternately outputting the PLL frequency setting data and the input frequency of the first logic element;
A Kalman filter for predicting PLL frequency setting data of the next order from the PLL frequency setting data output from the primary mux;
And a second order multiplexer for alternately outputting the output data of the Kalman filter and the input frequency of the first logic element. 제1항에 있어서, 상기 n개의 위상동기루프 각각은
출력 주파수 조정 및 안정화가 완료되면, 주파수 안정화 완료를 상기 스케쥴러에 통보하는 제공하는 것을 특징으로 하는 다중 PLL 구조의 주파수 합성 장치.2. The method of claim 1, wherein each of the n phase-
And notifies the scheduler of completion of frequency stabilization when output frequency adjustment and stabilization are completed. 제2항에 있어서, 상기 스케쥴러는
PLL 주파수 설정 데이터를 제공한 경우, 상기 PLL 주파수 설정 데이터를 수신한 위상동기루프로부터 주파수 안정화 완료를 통보받으면, 다음 순서의 PLL 설정 주파수를 획득하여 다음 순서의 위상동기루프에 제공하는 것을 특징으로 하는 다중 PLL 구조의 주파수 합성 장치.3. The apparatus of claim 2, wherein the scheduler
When the PLL frequency setting data is provided and the PLL frequency setting data is notified from the PLL receiving the PLL frequency setting data, the PLL setting frequency of the next step is obtained and provided to the PLL in the next step Frequency synthesizer with multiple PLL structure. 제1항에 있어서, 상기 스케쥴러는
현재 출력 주파수가 사용 중이면, 상기 현재 출력 주파수의 사용이 완료됨을 감지한 후, 상기 다음 순서의 PLL 주파수 설정 데이터의 선택 및 제공 동작을 수행하는 것을 특징으로 하는 다중 PLL 구조의 주파수 합성 장치.The apparatus of claim 1, wherein the scheduler
Wherein when the current output frequency is in use, it is detected that the use of the current output frequency is completed, and then the selecting and supplying operation of the next order PLL frequency setting data is performed. 제4항에 있어서, 상기 스케쥴러는
현재 출력 주파수의 사용이 완료됨을 감지하면, 상기 스위칭부를 동작 제어하여 상기 다음 순서의 위상동기루프의 출력 주파수를 선택하여 출력하도록 하는 것을 특징으로 하는 다중 PLL 구조의 주파수 합성 장치.5. The apparatus of claim 4, wherein the scheduler
Wherein the control unit controls the switching unit to select and output the output frequency of the next phase locked loop when it is detected that the use of the current output frequency is completed. 제1항에 있어서, 상기 스케쥴러는
기 저장된 PLL 주파수 설정 데이터로부터 예측 주파수 목록을 획득 및 저장하는 기능을 더 포함하는 것을 특징으로 하는 다중 PLL 구조의 주파수 합성 장치.The apparatus of claim 1, wherein the scheduler
Further comprising a function of acquiring and storing a predictive frequency list from previously stored PLL frequency setting data. 제1항에 있어서,
상기 기준 주파수 발생기의 뒷단에 위치하여 상기 기준 주파수 발생기로부터 출력되는 기준 주파수를 n개로 분배한 후, 상기 n개의 위상동기루프 각각에 제공하는 분배기를 더 포함하는 것을 특징으로 하는 다중 PLL 구조의 주파수 합성 장치.The method according to claim 1,
Further comprising a divider for dividing the reference frequency output from the reference frequency generator into n frequency divisions and providing the divided reference frequency to each of the n phase-locked loops located at the rear end of the reference frequency generator. Device. 제1항 내지 제7항 중 어느 한 항에 기재된 다중 PLL 구조의 주파수 합성 장치를 구비하는 신호 수신 장치.A signal receiving apparatus comprising the frequency synthesizing apparatus of the multiple PLL structure according to any one of claims 1 to 7. 삭제delete 삭제delete
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001292059A (en) 2000-04-04 2001-10-19 Denso Corp Phase locked loop oscillator
JP2008118586A (en) 2006-11-08 2008-05-22 Nippon Dempa Kogyo Co Ltd Synthesizer module
JP2011119903A (en) 2009-12-02 2011-06-16 Mitsubishi Electric Corp Pll circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001292059A (en) 2000-04-04 2001-10-19 Denso Corp Phase locked loop oscillator
JP2008118586A (en) 2006-11-08 2008-05-22 Nippon Dempa Kogyo Co Ltd Synthesizer module
JP2011119903A (en) 2009-12-02 2011-06-16 Mitsubishi Electric Corp Pll circuit

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