KR930011482B1 - Phase synchronization loop circuit for digital video optical transmitting apparatus - Google Patents
Phase synchronization loop circuit for digital video optical transmitting apparatus Download PDFInfo
- Publication number
- KR930011482B1 KR930011482B1 KR1019900017148A KR900017148A KR930011482B1 KR 930011482 B1 KR930011482 B1 KR 930011482B1 KR 1019900017148 A KR1019900017148 A KR 1019900017148A KR 900017148 A KR900017148 A KR 900017148A KR 930011482 B1 KR930011482 B1 KR 930011482B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- frequency
- loop circuit
- phase
- inputting
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
제1도는 종래의 위상동기 루우프 회로의 블럭도.1 is a block diagram of a conventional phase locked loop circuit.
제2도는 본 발명에 따른 위상동기 루우프회로의 블럭도.2 is a block diagram of a phase locked loop circuit according to the present invention.
제3도는 동기시 기준 주파수와 비교 주파수와의 관계도.3 is a diagram illustrating a relationship between a reference frequency and a comparison frequency during synchronization.
제4도는 제2도의 위상 동기 루우프회로의 리세트회로를 보다 상세화한 회로도.4 is a circuit diagram of the reset circuit of the phase-locked loop circuit of FIG. 2 in more detail.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 위상 검출기 2 : 저역통과 필터1: Phase detector 2: Low pass filter
3 : 전압제어 발진기 4 : 루우프회로3: voltage controlled oscillator 4: loop circuit
5 : 리세트 발생기5: reset generator
본 발명은 상기 디지틀 비디오 광 전송장치의 비디오 신호 위상 동기루우프(PLL)의 동기시간 안정화에 관한 것으로, 특히 입력영상이 끊어졌다가 다시 입력될때 발생되는 영상 출력 지연시간을 줄여 비디오 신호의 동기 시간을 안정화시킨 PLL회로에 관한 것이다.The present invention relates to the stabilization of the synchronous time of the video signal phase synchronization loop (PLL) of the digital video optical transmission device, and in particular, to reduce the synchronous time of the video signal by reducing the image output delay time generated when the input image is disconnected and input again. It relates to a stabilized PLL circuit.
일반적으로 디지틀 전송장치에서, 신호 동기를 위해 사용되는 영상 신호를 위한 PLL 회로는, 라인 동기신호에 동기된 표본화 신호를 발생하기 위한 것으로, 제1도에 도시된 바와같이, 표본화 주파수를 가진 표본화 주파수 신호를 입력하여 비교주파수(Variable Frequency)(Vf)를 가진 비교 주파수 신호를 만드는 루우프(4)와, 상기 비교신호와 영상 라인주파수를 가진 영상 라인 동기신호인 기준주파수(Rf) 신호를 입력하여 이들 신호들간의 위상차를 검출하기 위한 위상 검출기(1), 상기 위상검출기(1)로부터의 신호를 입력하여 고주파성분을 제거한 신호를 출력하는 저역통과 필터(2)와, 상기 저역통과 필터(2)로 부터의 상기 위상차 신호를 입력하여 기준 주파수를 갖기 위한 전압제어 발진기(VCO)(3)를 포함한다.In general, in a digital transmitter, a PLL circuit for an image signal used for signal synchronization is for generating a sampling signal synchronized with a line synchronization signal, and a sampling frequency having a sampling frequency as shown in FIG. A loop (4) for generating a comparison frequency signal having a variable frequency (Vf) by inputting a signal, and a reference frequency (Rf) signal that is an image line synchronization signal having the comparison signal and an image line frequency; A phase detector 1 for detecting a phase difference between signals, a low pass filter 2 for inputting a signal from the phase detector 1 to output a signal from which high frequency components are removed, and the low pass filter 2 And a voltage controlled oscillator (VCO) 3 for inputting the phase difference signal from to have a reference frequency.
이 경우에 있어서, 본 기술분야의 숙련자에게 잘 알려진 바와같이 루우프회로(4)에서 출력되는 비교주파수(Vf) 신호와 기준주파수(Rf) 신호가 상기 위상검출기(1)에서 일치될 경우 PLL 동기된 클럭을 찾아낼 수 있다. 그러나 영상입력신호를 스위치 온/오프하는 경우 위상이 항상 일치하는 것은 아니므로 루우프회로(4)로부터의 비교주파수(Vf) 신호가 기준주파수(Rf) 신호와 일치하는 시간의 차가 경우에 따라 수초에 이른다. 또한 동기 유지 범위가 넓은 경우에는 그 만큼 시간이 더 늦어지게 된다. 이러한 지연 시간은 넓은 동기 유지 범위를 가지며 신호를 전송하기 위한 전송장치에서는 여러가지 나쁜 영향을 주게되는 문제가 있었다.In this case, as is well known to those skilled in the art, the PLL synchronized when the comparison frequency (Vf) signal and the reference frequency (Rf) signal output from the loop circuit 4 are matched in the phase detector 1. Find the clock. However, when the image input signal is switched on / off, the phase does not always coincide, so the difference in time when the comparison frequency (Vf) signal from the loop circuit 4 coincides with the reference frequency (Rf) signal may be different in a few seconds. To this. In addition, when the synchronization maintenance range is wide, the time becomes longer. This delay time has a wide synchronization range, and there is a problem that the transmission apparatus for transmitting a signal has various bad effects.
따라서, 본 발명의 목적은 영상입력 신호를 스위치 온/오프 할때 변화되는 영상신호의 PLL 동기시간 안정화를 위해 스위치 온/오프시 영상신호의 기준주파수 신호의 동기주기에 관계 없이 PLL 동기 시간을 최대한 줄일 수 있는 PLL 회로를 제공하는데 있다.Accordingly, an object of the present invention is to maximize the PLL synchronization time regardless of the synchronization period of the reference frequency signal of the image signal when switching on / off to stabilize the PLL synchronization time of the image signal that is changed when the image input signal is switched on / off It is to provide a PLL circuit that can be reduced.
이하 본 발명을 첨부한 도면을 참조하여 일실시예로서 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 발명에 따른 PLL 회로의 개략적인 블럭도를 도시한 것으로 PLL 회로는 전술한 바와같이 루우프회로(4), 위상 검출기(1), 저역통과 필터(2)와, 전압제어 발진기(3)를 포함하며, 상기 전압제어 발진기(3)로부터의 표본화 주파수 신호를 4분주하여 상기 루우프회로(4)에 공급하는 제1분주회로(3a)와, 기준주파수(Rf)신호에 응답하여 비교주파수(Vf) 신호의 위상이 벗어나 있을 경우, 비교주파수 신호의 다음 주기를 기다리지 않고 리세트 신호를 발생할 수 있는 리세트 신호발생기(5)를 더 포함된다. 이 때문에 전술한 바와같은 기준주파수(Rf) 신호에 대해 비교주파수(Vf) 신호를 다시 받을 수 있게 된다.FIG. 2 shows a schematic block diagram of a PLL circuit according to the present invention, wherein the PLL circuit has a loop circuit 4, a phase detector 1, a low pass filter 2 and a voltage controlled oscillator 3 as described above. And a first frequency divider circuit (3a) for dividing the sampling frequency signal from the voltage controlled oscillator (3) and supplying it to the loop circuit (4) and a reference frequency in response to a reference frequency (Rf) signal. If the phase of the (Vf) signal is out of phase, it further includes a reset signal generator 5 capable of generating a reset signal without waiting for the next period of the comparison frequency signal. Therefore, the comparison frequency Vf signal can be received again with respect to the reference frequency signal Rf as described above.
여기서, 동기유지범위 제어를 위해, 전압제어 발진기(3)의 신호주파수를 42.923072MHz로 하여 이를 제1분주회로(3a)에서 4분주하여 비디오 신호의 표본화 주파수를 얻고 이를 루우프 회로(4)에서 1364 분주함으로써 동기신호의 주파수와 동일한 주파수의 비교주파수 신호를 얻을 수 있다.Here, for the control of the synchronization range, the signal frequency of the voltage controlled oscillator 3 is 42.923072 MHz, and the frequency is divided by 4 in the first division circuit 3a to obtain a sampling frequency of the video signal, which is 1364 in the loop circuit 4. By dividing, a comparison frequency signal of the same frequency as that of the synchronization signal can be obtained.
제4도를 참조하면 제2도의 리세트 발생기(5)는 상기 기준 주파수(Rf) 신호를 입력하여 기준주파수(Rf) 신호의 하강모서리에서 제1상태신호 즉 "H", 신호를 출력하여 7.7㎲ 유지하는 제1게이트 수단(51), 전송클럭에 동기된 기준주파수(Rf) 신호를 표본화 클럭에 동기시켜 주기위한 제2게이트수단(53) 및 (54), 상기 제1게이트 수단(51)으로 부터의 신호와, 루우프회로(4)로부터의 신호를 입력하여 위상이 일치하면 제1상태 신호, 즉 "H" 신호로 일치하지 않으면 제2상태신호, 즉, "L" 신호를 출력하는 제3게이트 수단(52), 상기 제2게이트 수단(53) 및 (54)로 부터의 신호를 입력하여 기준주파수 신호의 하강모서리에서 제2상태 신호 즉 "L" 신호를 출력하는 제1지연수단(55), 상기 제3게이트수단(52)으로 부터의 신호와 상기 제1지연수단(55)으로 부터의 신호를 입력하며, 제3게이트 수단(52)로 부터의 신호가 제2상태 신호이고, 제1지연수단으로 부터의 신호가 제2상태 신호인 경우에만 "L" 신호를 출력하여 루우프회로(4) 즉, 카운터를 리세트시키는 제4게이트 수단(56), (57) 및 (58)를 포함한다.Referring to FIG. 4, the reset generator 5 of FIG. 2 inputs the reference frequency signal Rf and outputs a first state signal, i.e., HH, from the falling edge of the reference frequency signal Rf. The first gate means (51) for holding, the second gate means (53) and (54) for synchronizing the reference frequency (Rf) signal synchronized with the transmission clock with the sampling clock, and the first gate means (51). Inputs a signal from the loop circuit 4 and a signal from the loop circuit 4, and outputs a second state signal, i.e., a LV signal, if the phases do not match. A first delay means for inputting signals from the three-gate means 52, the second gate means 53, and 54 to output a second state signal, i.e., the L signal at the falling edge of the reference frequency signal ( 55) a signal from the third gate means 52 and a signal from the first delay means 55 are inputted. The loop circuit 4, i.e., the counter, outputs the? L? Signal only when the signal from the third gate means 52 is the second state signal and the signal from the first delay means is the second state signal. Fourth gate means (56), (57), and (58) for resetting.
따라서, 제4게이트중의 NAND 게이트(58)로 부터의 출력은 기준주파수(Rf)의 신호와 비교주파수 신호가 동기된 경우에만 제1상태신호, 즉, "H" 신호를 유지하고 동기되지 않은 경우에는 기준주파수(Rf)의 하강 모서리에서 제2상태신호 즉 "L" 신호를 출력하여, 루우프회로(4)를 리세트 시킴으로써 강제적으로 신속하게 동기를 유지시킬 수 있게 된다.Therefore, the output from the NAND gate 58 among the fourth gates maintains the first state signal, i.e., the HH signal and is not synchronized only when the signal of the reference frequency Rf and the comparison frequency signal are synchronized. In this case, the second state signal, i.e., LV signal is output from the falling edge of the reference frequency Rf, and the loop circuit 4 can be reset to force synchronization quickly and forcibly.
여기에서 설명되지 않은 게이트(42) 즉 NAND 게이트는 상기 루우프 회로(4) 예를들면 1364 분주회로인 카운터(41)의 출력을 위상 비교기(1)에 전달하기 위한 것이며, 전술한 제1게이트수단(51), 제2게이트 수단(53) 및 (54), 제3게이트수단은 각기, D 플립플립인 시중에서 구입가능한 74LS123, 74LS74를 이용할 수 있으며, 카운터(41)는 1363분주를 위해 카운터 74SL169 3개로 구성할 수 있다.The gate 42 or NAND gate, which is not described herein, is for transmitting the output of the counter 41, which is a looping circuit 4, for example, a 1364 frequency division circuit, to the phase comparator 1, and the first gate means described above. The 51, the second gate means 53 and 54, and the third gate means can use commercially available 74LS123 and 74LS74, which are D flip-flops, respectively, and the counter 41 can counter 74SL169 for 1363 dispensing. It can be configured with three.
따라서 본 발명의 위상 동기 루우프회로는 기준주파수와 비교주파수 신호가 조속히 일치하도록 영상입력 신호의 스위치 온/오프시 언제나 기준주파수의 위치가 일정하지 않기때문에 강제리세트 동작에 의해 비교주파수(Vf)를 제3도에 도시된 바와같이 항상 기준주파수(Rf) 신호의 하강단에 가까이 위치시킴으로써 위상 동기 루우프 신호의 동기시간을 개선하였으며, 스위치 온/오프시 화면의 래치시간을 줄 일 수 있는 등의 커다란 효과가 있다.Therefore, in the phase locked loop circuit of the present invention, the position of the reference frequency is not always constant when the image input signal is switched on / off so that the reference frequency and the comparison frequency signal are quickly matched. As shown in FIG. 3, the synchronization time of the phase-locked loop signal is improved by always being located near the falling end of the reference frequency (Rf) signal, and it is possible to reduce the latch time of the screen when switching on / off. It works.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019900017148A KR930011482B1 (en) | 1990-10-25 | 1990-10-25 | Phase synchronization loop circuit for digital video optical transmitting apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019900017148A KR930011482B1 (en) | 1990-10-25 | 1990-10-25 | Phase synchronization loop circuit for digital video optical transmitting apparatus |
Publications (2)
Publication Number | Publication Date |
---|---|
KR920009089A KR920009089A (en) | 1992-05-28 |
KR930011482B1 true KR930011482B1 (en) | 1993-12-08 |
Family
ID=19305178
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019900017148A KR930011482B1 (en) | 1990-10-25 | 1990-10-25 | Phase synchronization loop circuit for digital video optical transmitting apparatus |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR930011482B1 (en) |
-
1990
- 1990-10-25 KR KR1019900017148A patent/KR930011482B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR920009089A (en) | 1992-05-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5373254A (en) | Method and apparatus for controlling phase of a system clock signal for switching the system clock signal | |
KR920010172B1 (en) | Automatic frequency change device | |
US5982239A (en) | Phase locked loop circuit and a picture reproducing device | |
US4849714A (en) | Signal generating apparatus | |
KR0172904B1 (en) | General clock generation apparatus of hdtv | |
JP3654549B2 (en) | Circuit device for automatically recognizing the number of lines of a video synchronization signal | |
KR940023208A (en) | Clock detection and phase-locked loop device for digital audio equipment for high definition television | |
KR930011482B1 (en) | Phase synchronization loop circuit for digital video optical transmitting apparatus | |
EP1006660A2 (en) | Clock reproduction and identification apparatus | |
US6018273A (en) | Externally-synchronized voltage-controlled oscillator in phase locked loop | |
US5867545A (en) | Phase-locked loop circuit | |
KR100224319B1 (en) | Hdtv and phase fixed loop circuit for sdtv encoder | |
JP3034388B2 (en) | Phase locked oscillator | |
JP3353372B2 (en) | Liquid crystal display | |
JPH06276089A (en) | Pll circuit | |
KR930004859B1 (en) | Phase detect instrument of phase lock loop circuit | |
KR0183944B1 (en) | Pll of the on-screen display apparatus | |
KR930011481B1 (en) | Synchronization control circuit for digital video optical transmitting apparatus | |
JPH09130237A (en) | Pll circuit and transfer data signal processor | |
KR100195086B1 (en) | Synthesizer circuit of phase locked loop frequency | |
JPH0628382B2 (en) | Vertical sync signal generation circuit | |
JP2994021B2 (en) | PLL frequency synthesizer | |
JPH098786A (en) | Synchronizing clock switching system | |
JPH0458614A (en) | Pll synthesizer | |
JPS6342522A (en) | Phase locked loop circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20001007 Year of fee payment: 8 |
|
LAPS | Lapse due to unpaid annual fee |