KR100221302B1

KR100221302B1 - 패킷 핸들러의 제어보드 정합회로

Info

Publication number: KR100221302B1
Application number: KR1019960081155A
Authority: KR
Inventors: 허비또
Original assignee: 유기범; 대우통신주식회사
Priority date: 1996-12-31
Filing date: 1996-12-31
Publication date: 1999-09-15
Also published as: KR19980061778A

Abstract

본 발명은 병렬버스를 통해 패킷 핸들러와 디바이스 제어보드가 정합되어 고속으로 패킷을 전달할 수 있도록 된 패킷 핸들러의 디바이스 제어보드 정합회로에 관한 것이다.

이러한 본 발명의 회로는 다중화된 병렬버스를 연결하기 위한 양방향 버퍼(51); 양방향 버퍼를 통해 입력되는 신호에서 클럭제어신호에 따라 어드레스신호를 래치하기 위한 레지스터(52); 어드레스를 어드레스 버퍼 인에이블신호(AE) 따라 상기 패킷 메모리에 인가하기 위한 어드레스 버퍼(53); 데이터를 데이터 버퍼 인에이블신호(DE)에 따라 상기 패킷 메모리에 인가하기 위한 데이터 버퍼(54); 및 디바이스 제어보드로부터 제어신호를 입력받아 상기 레지스터에 클럭제어신호를 출력하고, 상기 어드레스 버퍼 인에이블신호와 데이터 버퍼 인에이블신호를 발생함과 아울러, 상기 패킷 메모리를 리드/라이트하기 위한 제어신호를 발생하며, 상기 패킷 메모리가 사용중이면 웨이트신호를 발생하여 상기 디바이스 제어보드측으로 출력하는 제어신호 생성부(56)가 구비된다. 따라서 본 발명은 다중화된 병렬버스를 통해 어드레스와 데이터를 전달하여 고속으로 패킷 핸들러간에 데이터가 전달되게 하므로써 패킷 처리속도를 향상시킬 수 있는 효과가 있다.

Description

패킷 핸들러의 제어보드 정합회로

본 발명은 회선교환 스위치망의 타임 스위치에 연결되어 패킷 스위칭 서비스를 제공하기 위한 패킷 핸들러에 관한 것으로 특히, 병렬버스를 통해 패킷 핸들러와 디바이스 제어보드가 정합되어 고속으로 패킷을 전달할 수 있도록 된 패킷 핸들러의 디바이스 제어보드 정합회로에 관한 것이다.

일반적으로 교환시스템은 회선 교환기, 메시지 교환기, 패킷 교환기등으로 구분되어 각각의 고유한 서비스를 제공하는데, 패킷 교환이란 X.25 프로토콜 등과 같이긴 메시지를 소정 길이의 패킷(packet)으로 나누어 전송하는 방식으로서 가상회선(virtual circuit)방식과 데이터그램(datagram)방식이 있다.

그리고 현재 대부분의 교환시스템은 회선교환 위주로 구성되어 있는데, 컴퓨터의 보급이 일반화되면서 데이터 교환을 위해 회선교환기에서도 패킷교환기능이 구비되는 추세에 있고, 이와 같이 패킷 교환기능을 제공하기 위해서는 패킷 핸들러(packet handler)가 사용된다.

이러한 패킷 교환기능이 구비된 회선 교환기는 통상 타임스위치(T)-스페이스 스위치(S)-타임스위치(T)의 구조로 되어 있는데, 타임스위치(T)는 가입자의 정보를 메모리에 저장시킨 후, 통화로를 서로 연결시켜주기 위해 타임 슬롯(time slot)을 서로 교환하는 역할을 하는 반면, 스페이스 스위치(S)는 타임스위치에서 오는 정보를 하이웨이(Highway)라는 스트림으로 묶어 하이웨이교환을 해주는 역할을 한다.

도 1은 T-S-T 스위치구조를 갖는 교환시스템의 예이다. 도 1을 참조하면, 교환시스템은 ISDN 가입자와 접속되는 ISDN 억세스 스위칭 서브시스템(ASS-I:10-1)과, 광링크 혹은 PCM링크를 통해 접속된 가입자 및 중계선을 하이웨이 단위로 스페이스 스위칭해주는 인터커넥션 네트웍 서브시스템(INS:20), 교환시스템을 감시 제어하며 과금 및 통계처리하는 센트럴 제어 서브시스템(CCS:30)으로 구성되어 있다.

그리고 INS(20)에는 다수의 다른 ASS가 연결되어 T-S-T 스위치 구조를 이루는데, 패킷 핸들러를 위한 ASS-P(10-2)는 S 스위치에 연결되어 패킷 교환서비스를 제공해 주고 있다. 이때 ASS-P(10-2)는 타임(T)스위치(11)와 다수의 패킷 핸들러(PH:12) 및 이 패킷 핸들러(12)간에 데이터 전달을 위한 패킷 버스(13), 및 서브시스템을 제어하기 위한 프로세서(14)가 구비되어 있다.

이와 같은 T-S-T구조에서 트렁크측의 타임 스위치에 연결되는 종래의 패킷 핸들러는 도 2에 도시된 바와 같이, 각 패킷 핸들러보드(12-1∼12-16)에 랜(LAN)칩(15-1∼15-16)이 구비되어 10Mbps의 속도로 랜(LAN) 케이블(16)을 통해 직렬방식으로 데이터를 교환하도록 되어 있다.

도 2를 참조하면, 제1 패킷 핸들러(12-1)는 랜(LAN)칩(15-1)을 통해 랜 케이블(16)에 접속되고, 제2 패킷 핸들러(15-2) 내지 제 16 패킷 핸들러(15-16)도 동일한 방식으로 랜칩을 통해 랜 케이블에 접속되어 직렬방식으로 데이터를 전달하였다.

즉, 종래의 패킷 핸들러는 상위 프로세서와 접속하기 위하여 직렬버스를 통하여 모든 데이터를 직렬형태로 변환하여 전송하였으며, 패킷 핸들러간 및 상위 프로세서와 접속하기 위하여 2단계의 중재를 거쳐서 상호 데이터를 교환하였다.

그런데 이와 같이 직렬 형태로 패킷 데이터를 전송할 경우에 일정량의 패킷 데이터가 메모리에 저장되면, 각각의 패킷 핸들러가 랜칩을 통해 송신 요구신호를 보내 응답신호를 받으면 데이터를 메모리에서 읽어내어 직렬 형태로 전송하고, 응답신호를 받지 못하면 계속 기다려야 하므로 시간이 지연되는 문제점이 있다.

더욱이 데이터 송신 요구신호를 보내면 2단계의 중재로직으로 구성된 패킷버스(13)를 거쳐서 원하는 패킷 핸들러나 상위 프로세서로 패킷이 전송되기 때문에 패킷 전달에 지연이 발생된다.

이에 본 발명은 상기와 같은 문제점을 해소하기 위하여 제안된 것으로, 병렬버스를 이용하여 각각의 패킷 핸들러와 디바이스 제어보드가 정합될 수 있도록 하는 패킷 핸들러의 제어보드 정합회로를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 회로는, 타임 스위치에 각각 연결되는 다수개의 패킷 핸들러들이 공통의 병렬버스에 연결되어 디바이스 제어보드가 디바이스 제어보드 정합회로를 통해 상기 패킷 핸들러들의 패킷 메모리를 억세스하여 패킷 데이터를 상호 교환할 수 있도록 된 전전자교환기의 패킷 교환시스템에 있어서, 상기 디바이스 제어보드 정합회로가, 다중화된 병렬버스를 양방향으로 연결하기 위한 양방향 버퍼; 상기 양방향 버퍼를 통해 입력되는 신호에서 클럭제어신호에 따라 어드레스신호를 래치하기 위한 레지스터; 어드레스를 어드레스 버퍼 인에이블신호 따라 상기 패킷 메모리에 인가하기 위한 어드레스 버퍼; 데이터를 데이터 버퍼 인에이블신호에 따라 상기 패킷 메모리에 인가하기 위한 데이터 버퍼; 및 상기 디바이스 제어보드로부터 제어신호를 입력받아 상기 레지스터에 클럭제어신호를 출력하고, 상기 어드레스 버퍼 인에이블신호와 데이터 버퍼 인에이블신호를 발생함과 아울러, 상기 패킷 메모리를 리드/라이트하기 위한 제어신호를 발생하며, 상기 패킷 메모리가 사용중이면 웨이트신호를 발생하여 상기 디바이스 제어보드측으로 출력하는 제어신호 생성부로 구성된 것을 특징으로 한다.

도 1은 T-S-T 스위치구조를 갖는 일반적인 교환기의 구성을 도시한 개략도,

도 2는 종래에 패킷 핸들러가 접속되는 구조를 도시한 개략도,

도 3은 본 발명에 따라 패킷 핸들러가 접속되는 구조를 도시한 개략도,

도 4는 본 발명이 적용되는 패킷 핸들러의 전체 구성을 도시한 블록도,

도 5는 본 발명에 따라 패킷 핸들러를 제어보드에 정합되는 회로를 도시한 블록도,

도 6은 본 발명에 따른 정합회로의 동작 타이밍을 도시한 타이밍도이다.

* 도면의 주요부분에 대한 부호의 설명

31 : 병렬버스 32 : 디바이스 제어보드

33-1∼33-16 : 패킷 핸들러 35 : 상위 프로세서

41 : 패킷처리제어부 42 : 타임스위치정합부

43 : 링크레벨 처리부 44 : 공통 패킷 메모리

45 : 통신용 메모리 46 : 디바이스제어보드 정합부

47 : 패킷 메모리 중재부 51 : 양방향 버퍼

52 : 레지스터 53 : 어드레스 버퍼

54 : 데이터 버퍼 55 : 로컬버스신호 버퍼

56 : 제어신호 생성부 57 : 버퍼

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 자세히 설명하기로 한다.

본 발명에 따른 패킷 핸들러는 도 3에 도시된 바와 같이, 하나의 셀프에 하나의 디바이스 제어보드(32)와 16개의 패킷 핸들러(33-1∼33-16)가 실장되고, 각 패킷 핸들러와 디바이스 제어보드(32)는 병렬버스(31)를 통해 연결된다. 이때 병렬버스(31)는 데이터와 어드레스선이 멀티플랙스된 16비트의 신호선이다. 그리고 디바이스 제어보드(32)는 직렬 통신채널을 이용하여 상위 프로세서(35)와 연결된다.

도 3을 참조하면, 각 패킷 핸들러들과 디바이스 제어보드는 공통의 병렬버스를 통해 연결되어 디바이스 제어보드의 제어에 따라 병렬버스를 통해 패킷을 교환하도록 되어 있다. 이때 패킷 핸들러(33-1∼33-16)는 공중 데이터 패킷망과 접속하여 패킷 서비스를 제공할 경우에 링크레벨의 접속, 데이터 패킷 교환, 패킷 호 처리 이벤트를 처리하고, 특히 병렬버스(31)를 통해 상호 패킷을 주고받아 종래의 패킷 핸들러에 비해 패킷 핸들러간 데이터 전송속도를 향상시킨 중계선 접속 타임 스위치 정합 패킷 핸들러이다.

또한, 디바이스 제어보드(32)는 상위 프로세서(35)와의 통신을 통해 하위 16매의 패킷 핸들러들을 제어하며, 패킷 핸들러에서 처리된 패킷 데이터를 패킷 핸들러간에 상호 교환하거나 패킷 핸들러로부터 처리된 제어 데이타를 분석하여 상위 프로세서에 처리 요구 및 보고하는 역할을 한다.

그리고 16매의 패킷 핸들러들은 디바이스 제어보드의 제어 아래 스위치 블록을 통해 수신된 패킷 데이터들을 처리하여 디바이스 제어보드를 통해 타 패킷 핸들러 보드로 전송하거나 상위 프로세서에 호접속 요구 및 호 절단 요구 등의 제어 패킷 등을 전송함으로써 링크를 셋업하거나 절단한다.

이때, 상기의 디바이스 제어보드와 패킷 핸들러보드간에는 '로컬버스'라는 16비트의 병렬버스로 연결되며, 디바이스 제어보드는 이 로컬버스를 통해 패킷 핸들러내의 공통 패킷 메모리를 억세스하므로써 패킷 핸들러들과 통신한다.

이와 같은 병렬버스 구조의 패킷 핸들러는 도 4에 도시된 바와 같이, 패킷처리제어부(41), 타임스위치정합부(42), 링크레벨 처리부(43), 공통 패킷 메모리(44), 통신용 메모리(45), 디바이스제어보드 정합부(46), 패킷 메모리 중재부(47)로 구성되어 있다.

도 4를 참조하면, 패킷처리 제어부(41)는 프로세서(CPU)와 각종 응용 프로그램이 저장된 롬 및 램등으로 구성되어 전전자 교환기에서 망간접속 프로토콜에 해당하는 X.75에 대한 처리를 수행함과 아울러 각 부에 대한 제어기능을 수행한다.

타임스위치 정합부(42)는 RS422방식으로 타임스위치와 정합하여 각각의 서브하이웨이중 8개의 채널 정합기능을 갖고 있으며, 링크레벨 처리부(43)는 타임스위치 정합부(42)와 연결되어 비트 스트림 데이터를 송수신하여 링크레벨 접속기능 및 링크레벨의 링크 억세스 프로토콜-B(LAP-B)처리를 수행한다.

그리고 공통 패킷 메모리(44 : 이하, 간단히 패킷 메모리라 한다)는 링크레벨 처리부(43), 패킷 처리 제어부(41), 및 디바이스 제어보드 정합부(46)로부터 수신된 패킷 데이터를 저장하며, 이들에게 패킷 데이터를 전달하기 위하여 패킷 데이터를 임시로 저장한다.

통신용 메모리(45)는 패킷 핸들러의 현재 상태를 디바이스 제어보드(32)가 인식할 수 있도록 상태 데이터를 저장하고 있고, 패킷 메모리 중재부(47)는 패킷 처리 제어부(41), 디바이스 제어보드 정합부(46), 링크레벨 처리부(43)가 공통 패킷 메모리(44)를 억세스함에 있어서 어느 한 순간에 하나의 블록에서 패킷 메모리(44)에 데이터를 저장하고 데이터를 읽을 수 있도록 중재역할을 수행한다.

이를 좀더 자세히 살펴보면, 타임스위치 정합부(42)는 핸개의 패킷 핸들러가 타임스위치의 서브하이웨이중 8개의 채널과 정합할 수 있도록 8개의 접속 링크를 가지고 있으며, 타임스위치의 정합부의 역할은 다음과 같다.

타임스위치와 정합되는 물리적 통로인 서브하이웨이는 각각 64채널로 구성되어 있으며, 연결되는 신호는 16MHz의 타임스위치 송수신 데이터 클럭, 채널을 구별할 수 있는 8KHz의 프레임 동기신호, 송수신되는 송수신 데이터신호로 구성된다.

타임스위치 정합부(42)는 이 접속채널을 통해 송수신 데이터 클럭 및 프레임 동기신호를 수신하고, 이 신호들을 조합하여 각 패킷 핸들러당 8개의 채널을 선택할 수 있도록 하며, 선택된 8개의 채널의 데이터 전송속도를 링크레벨 처리부(43)에서 처리할 수 있도록 64Kbps로 속도변환한다.

링크레벨 처리부(43)는 먼저 타임스위치 정합부(42)와 접속되어 타임스위치 정합부(42)로부터 수신된 프레임 대하여 시작 플래그를 체크하여 시작 플래그가 감지되면, 어드레스 프레임, 제어 프레임 등을 분석하여 링크레벨의 순서 제어기능, 에러 검출 및 회복기능, 흐름제어 기능들을 수행하고, 수신된 프레임이 패킷이 실려있는 데이터 프레임일 경우에는 수신된 패킷을 지정된 패킷 메모리(44)에 저장한다. 반대로, 패킷 메모리(44)에 적정량의 패킷 데이터가 저장되면 이에 어드레스 및 제어 프레임을 덧붙이고 프레임 체크시퀀스(FCS)값을 계산하여 실제 링크레벨에서 인식 가능한 프레임으로 만들어 타임스위치방향으로 송신한다.

패킷 메모리(44)는 링크레벨 처리부(43)에서 수신된 패킷 데이터를 패킷 메모리(44)에 저장하거나 디바이스 제어보드 정합부(46)에서 타 패킷 핸들러로 패킷 데이터를 전달하거나 타 패킷 핸들러로부터 패킷 데이터를 저장하고자 할 때 이용되는 메모리이다. 또한 패킷 처리 제어부(41)에서 패킷 메모리(44)에 저장된 데이터를 읽어서 패킷 레벨 처리를 수행하고자 할 경우에 패킷 메모리가 억세스된다.

이와 같이 3개의 서로 다른 블록(즉, 링크레벨 처리부, 디바이스보드 정합부, 패킷 처리 제어부)이 1개의 패킷 메모리를 이용하여 패킷 데이터를 저장하고 읽는 반복적인 작업을 수행하기 때문에, 동시에 2개 이상의 블록에서 패킷 메모리(44)를 억세스하고자 할 경우, 이의 충돌을 방지하기 위하여 중재로직으로 구성된 패킷 메모리 중재부(47)가 이용된다.

패킷 메모리 중재부(47)는 3개의 블록에서 메모리 요구(MEMREQ)신호를 통해 동시에 패킷 메모리를 억세스하고자할 경우에 충돌을 방지하고자 각 블록에 대해 우선순위를 부여한다. 예컨대, 본 발명의 실시예에서 최우선 순위 블록은 링크레벨 처리부(43)이고, 다음이 디바이스 제어보드 정합부(46)이며, 패킷 처리 제어부(41)가 최하위의 우선순위를 갖는다.

패킷 처리 제어부(41)는 CPU와, CPU가 동작할 수 있도록 제어 프로그램을 저장하고 있는 메모리, CPU가 적절한 동작을 수행할 수 있도록 각종 제어신호를 생성해주는 신호생성부, 내부적인 처리속도를 지정하기 위하여 각종 클럭신호를 생성하는 클럭신호 생성부, 각종 디바이스를 억세스하기 위하여 선택신호를 생성하는 어드레스 번역부 등으로 구성된다. 또 패킷 처리 제어부에는 각 동작을 수행하는데 있어서 비정상 상태를 알리는 인터럽트가 발생되면 이를 처리하기 위한 인터럽트 핸들러가 있다.

한편, 본 발명에 따라 패킷 핸들러와 디바이스 제어보드를 연결하는 정합회로는 도 5에 도시된 바와 같이, 양방향 버퍼(51), 레지스터(52), 어드레스 버퍼(53), 데이터 버퍼(54), 로컬버스신호 버퍼(55), 제어신호 생성부(56), 버퍼(57)로 구성되어 공통 페킷 메모리(44)를 디바이스 제어보드가 억세스할 수 있도록 되어 있다.

먼저 로컬버스(병렬버스)를 통해 디바이스 제어보드와 패킷 핸들러사이에 주고받는 신호들을 살펴보면, 디바이스 제어보드가 패킷 메모리를 엑세스하는데 필수적인 어드레스신호선과, 데이터신호선은 다중화(MUX)되어 16비트의 신호라인으로 구성되고, 이 신호선을 통해 데이터가 패킷 핸들러와 디바이스 제어보드 사이에 양방향으로 전송될 수 있다.

그리고 이와 같이 16비트 병렬버스를 어드레스와 데이터가 함께 사용하므로 어드레스와 데이터신호를 분리하고 어느 시점에서 인에이블시킬 것인지를 결정하기 위해 필요한 로컬버스 클럭(LCLK), 해당 패킷 핸들러보드를 선택하는 신호(LSEL), 해당 패킷 핸들러내의 패킷 메모리에 데이터를 쓰고 읽을 것인지를 결정하는 쓰기 읽기신호(LRD), 현재 어드레스/데이터 먹스 라인에 어드레스신호가 유효하게 전송되고 있다는 것을 알리기 위한 어드레스 인에이블신호(LAE), 데이터신호가 유효하게 전송되고 있다는 것을 나타내기 위한 데이터 인에이블신호(LDE) 등이 디바이스제어보드로부터 패킷 핸들러로 전송된다.

본 발명의 로컬버스 정합회로가 각 신호선을 구동하여 디바이스 제어보드로부터 패킷 핸들러보드의 패킷 메모리에 데이터를 쓰는 동작을 중심으로, 도 6을 참조하여 설명하면 다음과 같다.

먼저 어드레스/데이터 먹스신호는 양방향 버퍼를 통해 양방향으로 전송 가능한데, 디바이스 제어보드로부터 수신된 어드레스/데이터신호는 양방향 버퍼(51)를 지나서 제어신호 발생부가 생성하는 데이터인에이블신호(DE)가 인에이블되는 시점에서 데이터와 어드레스가 분리되어 데이터는 데이터 버퍼를 통해 패킷 메모리에 저장될 수 있다.

여기서, 어드레스/데이터신호는 제어신호 생성부에서 생성된 클럭(ACLK)에 동기하여 어드레스신호를 분리하여 어드레스인에이블신호(AE)가 인에이블되는 시점에서 어드레스 버퍼를 통해 패킷 메모리의 어드레스 라인으로 입력되는 어드레스를 어드레스버퍼를 통해 패킷 메모리에 전달한다. 따라서 패킷 메모리는 어드레스 버퍼가 추력하는 어드레스 영역에 데이터 버퍼가 출력하는 데이터를 저장한다.

제어신호 생성부(56)에서 생성된 클럭(ACLK)은 어드레스 유효신호(LAE)가 인에이블되어 있는 동안에 로컬 클럭(LCLK)이 하강(falling)되는 순간 어드레스/데이터 라인에서 어드레스신호를 분리해 내도록 되어 있다.

제어신호 생성부(56)에서 발생되는 웨이트(LWAIT)신호는 상위 디바이스 제어보드로 출력되는데, 패킷 핸들러내의 패킷 메모리 중재부의 중재를 받아 버스 허가신호를 받기 전까지 상위 디바이이스 제어보드로 하여금 데이터를 보내지 말라는 신호다. 웨이트(LWAIT)신호는 디바이스 제어보드(32)가 패킷 메모리 중재부(47)로부터 패킷 메모리 버스 허가권을 부여받는 순간 해제되어 디바이스 제어보드가 데이터를 보낼 수 있게 된다.

이때 웨이트(LWAIT)신호는 디바이스 제어보드로부터 데이터 유효신호(LDE)와 패킷 메모리 중재보드의 버스허가 신호(LHA) 의 조합으로 생성되는데, 데이터 유효신호(LDE)가 인에이블되는 시점에서 버스허가신호(LHA)가 인에이블되어 있지 않으면 웨이트(LWAIT)신호를 내보내고 버스허가신호(LHA)가 인에이블되면 웨이트상태를 해제시킨다,

제어신호 생성부(56)에서 생성되는 어드레스 버퍼 인에이블신호(AE)는 버스허가신호(LHA)를 받으면 어드레스 버퍼(53)를 인에이블시켜 디바스 제어보드에서 보내온 어드레스가 패킷 메모리의 특정 번지를 지정하도록 한다. 데이터 버퍼 인에이블신호(DE)는 상위 디바이스 제어보드로부터 데이터 유효신호(LDE)와 버스허가 신호(LHA)의 조합으로 인에이블되어 있는 시점에서 액티브가 되면 데이터 버퍼가 인에이블되어 패킷 메모리에 유효한 데이터를 라이트할 수 있다.

도 6을 참조하면, 'LCLK'는 디바이스 제어보드가 제공하는 로컬 클럭이고, 'LSEL'은 패킷 핸들러보드를 선택하기 위하여 디바이스 제어보드가 출력하는 신호이며, RD는 데이터를 패킷 램으로부터 읽어오기 위한 리드신호이고, ACLK는 제어신호 생성부가 생성하는 병렬버스에서 어드레스를 래치하기 위한 클럭이다. 'AE'는 제어신호 발생부가 발생하는 어드레스 버퍼 인에이블신호이고, 'DE'는 제어신호 발생부가 발생하는 데이터 버퍼 인에이블신호이며, 'LWAIT'는 제어신호 발생부가 발생하는 웨이트 신호이다.

병렬버스로부터 ACLK의 상승에지(LCLK 의 하강에지)에서 병렬버스로부터 어드레스를 불리한 후 어드래스 버퍼 인에이블신호를 액티브시켜 패킷 메모리에 어드레스를 인가하고, 이어 데이터 버퍼 인에이브르신호를 액티브시켜 병렬버스에 데이터가 실리게 한다. 이때 데이터의 전송방향은 리드 라이트신호에 의해 결정되는데, 예컨대 라이트이면 병렬버스에 실린 데이터를 패킷 메모리에 라이트하고, 리드이면 패킷 메모리가 제공하는 데이터를 병렬버스를 통해 읽어 온다.

그리고 패킷 메모리를 다른 처리 블록에서 사용중이면 웨이트신호가 활성화되어 디바이스 제어보드가 리드 라이트 동작을 잠시 기다리도록 한다.

이상에서 살펴본 바와 같이, 본 발명에 따른 디바이스 제어보드 정합회로는 다중화된 병렬버스를 통해 어드레스와 데이터를 전달하여 고속으로 패킷 핸들러간에 데이터가 전달되게 하므로써 패킷 처리속도를 향상시킬 수 있는 효과가 있다.

Claims

타임 스위치에 각각 연결되는 다수개의 패킷 핸들러들이 공통의 병렬버스에 연결되어 디바이스 제어보드가 디바이스 제어보드 정합회로(46)를 통해 상기 패킷 핸들러들의 패킷 메모리(44)를 억세스하여 패킷 데이터를 상호 교환할 수 있도록 된 전전자교환기의 패킷 교환시스템에 있어서,

상기 디바이스 제어보드 정합회로(46)가,

다중화된 병렬버스를 양방향으로 연결하기 위한 양방향 버퍼(51);

상기 양방향 버퍼를 통해 입력되는 신호에서 클럭제어신호(ACLK)에 따라 어드레스신호를 래치하기 위한 레지스터(52);

어드레스를 어드레스 버퍼 인에이블신호(AE) 따라 상기 패킷 메모리에 인가하기 위한 어드레스 버퍼(53);

데이터를 데이터 버퍼 인에이블신호(DE)에 따라 상기 패킷 메모리에 인가하기 위한 데이터 버퍼(54); 및

상기 디바이스 제어보드로부터 제어신호를 입력받아 상기 레지스터에 클럭제어신호(ACLK)를 출력하고, 상기 어드레스 버퍼 인에이블신호(AE)와 데이터 버퍼 인에이블신호(DE)를 발생함과 아울러, 상기 패킷 메모리를 리드/라이트하기 위한 제어신호(R/W)를 발생하며, 상기 패킷 메모리가 사용중이면 웨이트신호(LWAIT)를 발생하여 상기 디바이스 제어보드측으로 출력하는 제어신호 생성부(56)가 구비된 것을 특징으로 하는 패킷 핸들러의 제어보드 정합회로.
제1항에 있어서, 상기 정합회로는 상기 제어신호 생성부가 출력하는 웨이트신호를 버퍼링하기 위한 버퍼(57)가 더 구비된 것을 특징으로 하는 패킷 핸들러의 제어보드 정합회로.
제1항에 있어서, 상기 정합회로는 상기 디바이스 제어보드로부터 제어신호를 입력받기 위한 로컬 버스 신호버퍼(55)가 더 구비된 것을 특징으로 하는 패킷 핸들러의 제어보드 정합회로.