KR100332551B1 - 패킷 가입자 정합 시스템 - Google Patents

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KR100332551B1
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Abstract

본 발명은 패킷 가입자(Packet Subscriber) 정합 시스템(System)에 관한 것으로, 특히 BRI(Basic Access Rate Interface) 가입자 보드(Board)에서 패킷 가입자의 증가에 대한 수용을 용이하도록 한 패킷 가입자 정합 시스템에 관한 것이다.
본 발명은 B-채널 및 D-채널 데이터를 처리하는 패킷 핸들러와, 해당 패킷 핸들러를 정합하는 타임 스위치와, D-채널 시그널링 데이터를 처리하는 디바이스 제어 프로세서를 구비하는 패킷 가입자 정합 시스템에 있어서, 패킷 가입자의 D-채널의 LAPD 시그널링 데이터를 LAPD 처리하고 해당 D-채널의 패킷 데이터와 B-채널 데이터를 혼합시켜 SA-버스를 통해 송출하며 해당 SA-버스를 통해 인가되는 데이터를 혼합시켜 패킷 가입자로 송출하는 다수 개의 가입자 보드와, 상기 SA-버스 상의 D-채널 시그널링 데이터를 상기 디바이스 제어 프로세서로 인가하고 상기 SA-버스 상의 B-채널 데이터를 PCM 케이블을 통해 상기 타임 스위치로 인가하고 상기 SA-버스 상의 패킷 데이터를 HDLC 형태로 할당된 SHW의 타임슬롯을 이용해 상기 타임 스위치로 인가하며 상기 타임 스위치로부터 인가되는 B-채널 데이터 및 D-채널 패킷 데이터와 상기 디바이스 제어 프로세서로부터 인가되는 D-채널 시그널링 데이터를 혼합시켜 상기 SA-버스를 통해 상기 가입자 보드로 전송하는 제어 보드를 포함하고; 상기 SA-버스는 클럭 신호, 데이터 동기용 신호, 송신 데이터 신호, 수신 데이터 신호 및 제어 데이터 동기용 신호의 라인으로 이루어지며 해당 클럭 신호, 데이터 동기용 신호 및 제어 데이터 동기용 신호의 라인은 상기 각 가입자 보드 간에 공통으로 사용하고 해당 송신 데이터 신호와 수신 데이터 신호의 라인은 상기 각 가입자 보드 별로 각각 사용하는 것을 특징으로 한다.

Description

패킷 가입자 정합 시스템 {System of Interfacing Packet Subscribers}
본 발명은 패킷 가입자 정합 시스템에 관한 것으로, 특히 BRI(Basic Access Rate Interface) 가입자 보드에서 패킷 가입자의 증가에 대한 수용을 용이하도록 한 패킷 가입자 정합 시스템에 관한 것이다.
종래의 패킷 가입자 정합 시스템은 도 1에 도시된 바와 같이, 크게 B-채널 및 D-채널 데이터를 처리하는 패킷 핸들러(10)와, 해당 패킷 핸들러(10)를 정합하는 타임 스위치(20)와, D-채널 시그널링 데이터를 처리하는 디바이스 제어 프로세서(30)와, 제어 보드(40)와, 다수 개의 BRI의 가입자 보드(50-1 ~ 50-n)로 이루어져 있다. 여기서, 해당 타임 스위치(20)와 제어 보드(40) 사이의 정합은 별도의 패킷 통신용 케이블(Cable)과 SHW 케이블을 이용하며, 해당 디바이스 제어 프로세서(30)와 제어 보드(40) 사이의 정합은 DC-버스 케이블을 이용한다. 또한, 하나의 백플레인(Back-plain)에 하나의 제어 보드(40)와 16 개의 가입자 보드(50-1 ~ 50-16)를 공통 데이터 라인으로 구성하여 데이터를 전송할 수 있는데, 즉 해당 제어 보드(40)와 BRI의 가입자 보드(50-1 ~ 50-n) 사이의 정합은 PCM 데이터 라인과 SC-버스를 통해 이루어진다.
그리고, 해당 제어 보드(40)는 SHW 정합부(41)와, LAPB(Link Access Procedure for the B-channel) 정합부(42)와, DC-버스 정합부(43)와, SC-버스 정합부(44)를 포함하여 이루어져 있다. 여기서, 해당 SHW 정합부(41)는 해당 패킷 핸들러(10)와 SHW 정합을 수행하며, 해당 LAPB 정합부(42)는 해당 패킷 핸들러(10)와 LAPB 정합을 수행하며, 해당 DC-버스 정합부(43)는 해당 디바이스 제어 프로세서(30)와 DC-버스 정합을 수행하며, 해당 SC-버스 정합부(44)는 해당 각 가입자 보드(50-1 ~ 50-n)와 SC-버스 정합을 수행한다.
또한, 해당 각 가입자 보드(50-1 ~ 50-n)는 SC-버스 정합부(51-1 ~ 51-n)와, 계층 2 처리부(52-1 ~ 52-n)와, 계층 1 처리부(53-1 ~ 53-n)를 각각 포함하여 이루어져 있다. 여기서, 해당 SC-버스 정합부(51-1 ~ 51-n)는 해당 제어 보드(40)와 SC-버스 정합을 수행하며, 해당 계층 2 처리부(52-1 ~ 52-n)는 HDLC(High LevelData Link Control) 형태로 LAPD(Link Access Procedure for the D-channel) 처리를 수행하는 데이터 처리부이며, 해당 계층 1 처리부(53-1 ~ 53-n)는 BRI U-정합을 위한 물리적인 정합 처리부이다.
상술한 바와 같은 구성된 패킷 가입자 정합 시스템의 동작을 살펴보면 다음과 같다.
먼저, ISDN(Integrated Services Digital Network) 블록(Block) 내 BRI의 패킷 데이터를 구현하기 위하여 BRI의 가입자 보드(50-1 ~ 50-n)에서 U-정합을 수행하는 계층 1과 HDLC 형태로 계층 2를 처리하고 제어 보드(40)를 통한 계층 3의 통신을 제공하기 위하여 IMP(Integrated Multi-protocol Processor) 'MC68302'의 SCC(Serial Communication Controller)를 이용하여 SC-버스를 통해 256(Kbps)의 데이터 전송을 수행한다.
다시 말해서, 디지털 가입자와 직접 연결되어 있는 BRI의 가입자 보드(50-1 ~ 50-n)는 U-정합으로 ISDN 가입자로부터 인가되는 B-채널과 D-채널을 분리하는데, 해당 B-채널 데이터는 계층 1 처리부(53-1 ~ 53-n)에 의해 PCM(Pulse Code Modulation) 데이터 라인(Data Line)을 통해 상기 제어 보드(40)를 거쳐 SHW 케이블을 이용하여 타임 스위치(20)와 송수신되어진다. 그리고, 해당 D-채널 데이터는 LAPD 시그널링(Signalling) 데이터와 패킷 데이터로 분리되는데, 해당 LAPD 시그널링 데이터는 계층 2 처리부(52-1 ~ 52-n)를 통해 LAPD 처리를 수행한 후에 256(Kbps)급의 SC-버스를 통해 상기 제어 보드(40)로 인가되어지고 해당 패킷 데이터는 추가 처리 동작 없이 해당 SC-버스를 통해 상기 제어 보드(40)로 인가되어진다.
또한, 상기 제어 보드(40)와 가입자 보드(50-1 ~ 50-n) 사이에는 상기 SCC를 이용한 SC-버스를 통하여 데이터를 송수신하는데, 해당 제1SC-버스는 D-채널 시그널링 및 관리(Management)용으로 사용되고 해당 제2SC-버스는 패킷 데이터 전용으로 사용되어진다.
이 때, 상기 SC-버스는 하나의 백플레인에 하나의 제어 보드(40)와 16 개의 가입자 보드(50-1 ~ 50-16)를 공통 데이터 라인으로 구성하며, 상기 SC-버스의 타이밍도는 도 2에 도시된 바와 같은데, SC-버스 운용을 위한 256(Kbps)의 데이터 클럭(SCC-CLK)과, 동기용 1(ms)의 프레임 동기 신호(Frame Synchronization Signal; SCC-FS)와, 데이터 버스를 구성하는 송신 데이터(SCC-TXD) 및 수신 데이터(SCC-RXD)로 이루어져 있다.
여기서, SC-버스의 데이터 클럭(SCC-CLK)과 프레임 동기 신호(SCC-FS)는 백플레인 내에서 함께 연결되어 있기 때문에 제1슬롯(Slot)부터 제n슬롯까지의 가입자 보드(50-1 ~ 50-n)가 데이터 라인을 점유하고 상기 제어 보드(40)와 통신을 수행하기 위해서는 제1슬롯(Slot)부터 제n슬롯까지의 가입자가 1(ms)의 프레임 동기 신호(SCC-FS)를 타임 할당(Time Sharing)하여 SC-버스를 점유해 데이터 통신을 수행하도록 한다.
또한, 제1슬롯(Slot)부터 제n슬롯까지의 가입자 보드(50-1 ~ 50-n)는 SC-버스 점유 신호(TSCASRTB)를 백플레인을 통해 공통 신호 출력으로 공유하는데, 예를 들어 제1슬롯의 가입자는 SC-버스를 점유하고 있을 때에 제2슬롯의 가입자가 SC-버스를 점유하려고 하면 SC-버스 점유 신호(TSCASRTB)가 SC-버스 점유 상태인 '로우'레벨의 상태인지를 확인한다.
이에, 제2슬롯은 다른 슬롯에서 SC-버스를 점유하고 있는 상태라고 판정한 경우에 제1슬롯이 SC-버스의 점유를 해제할 때까지 버스의 점유를 보류하고 대기하며, 제1슬롯의 SC-버스 점유가 해제되어 SC-버스 점유 신호(TSCASRTB)가 '하이'레벨의 상태로 변한 경우에 이를 확인하여 SC-버스 점유를 시도하게 된다.
한편, 상기 제어 보드(40)와 가입자 보드(50-1 ~ 50-n) 사이에는 송수신하는 데이터를 구분해 주기 위하여 미리 설정된 신호인 콤티 신호(COMTY)를 이용하여 전송하는데, 즉 상기 가입자 보드(50-1 ~ 50-n)에서 각각의 데이터를 콤티 신호(COMTY)로 분리하고 상기 제어 보드(40)에서 해당 콤티 신호(COMTY) 별로 처리하여 고정된 SHW 케이블을 통하여 상기 타임 스위치(20)로 전송해 준다. 여기서, 제1콤티 신호(COMTY1)는 D-채널 시그널링 데이터이고 제2콤티 신호(COMTY2)는 D-채널 패킷 데이터이고 제3콤티 신호(COMTY3)는 관리용으로 사용된다.
다시 말해서, 상기 제어 보드(40)에서는 상기 가입자 보드(50-1 ~ 50-n)로부터 인가되는 D-채널 시그널링 데이터를 DC-버스 케이블을 통해 상기 디바이스 제어 프로세서(30)로 송신하며, 상기 가입자 보드(50-1 ~ 50-n)로부터 인가되는 패킷 데이터를 상기 패킷 핸들러(10)와 LAPB 정합을 수행하기 위해 LAPB 처리부(42), 즉 'MK5025(1 포트(Port), 64(Kbps) 지원)'라는 LAPB 처리 전용 칩 2 개를 사용하여 LAPB 처리를 수행해 CPU(Central Processing Unit)(설명의 편의상으로 도면에는 도시하지 않았지만)의 SCC를 이용한 별도의 패킷 데이터용 케이블을 사용하여 고정된2 개의 타임슬롯을 이용하는데, 즉 고정된 SHW의 고정 타임슬롯을 사용(종래에는 제1번 SHW 제1번 타임슬롯 및 제2SHW 제1타임슬롯을 사용)하여 상기 타임 스위치(20)를 통해 상기 패킷 핸들러(10)로 전송하게 된다.
이 때, 상기 패킷 핸들러(10)와 LAPB 정합을 수행하기 때문에 상기 제어 보드(40)에서 LAPB 처리를 수행하기 위한 LAPB 전용 칩, 즉 LAPB 처리부(42)를 사용해야 하는데, 패킷 데이터 전송율을 향상시키기 위해서는 개당 64(Kbps)를 제공하는 'MK5025' 칩(42)을 원하는 전송율에 맞게 사용해야 한다. 예로, 512(Kbps)로 사용할 시에 8 개의 'MK5025' 칩(42)을 사용해야 한다.
그리고, CPU가 전송할 패킷 데이터가 있는 경우에 큐(Queue), 즉 SRAM(Static Random Access Memory)에 기록하면, 해당 'MK5025' 칩(42)은 LAPB 처리를 수행한 후 FPGA(Field Programmable Gate Array)를 거쳐 상기 타임 스위치(20)로 전송하게 된다.
반면에, 상기 패킷 핸들러(10)로부터 상기 타임 스위치(20)를 거쳐 상기 제어 보드(40)에 인가되는 패킷 데이터는 상기 FPGA를 거치면서 데이터 변환이 된 후에 상기 'MK5025' 칩(42)을 거쳐 큐에 저장되면 CPU에서 판독해서 패킷 콤티로 분리시켜 상기 가입자 보드(50-1 ~ 50-n)로 전송해 준다.
다시 말해서, 상기 제어 보드(40)는 상기 타임 스위치(20)를 통해 인가되는 B-채널 데이터 및 D-채널 패킷 데이터와 상기 디바이스 제어 프로세서(30)로부터 인가되는 D-채널 시그널링을 인가받으며, 해당 패킷 데이터를 제2SC-버스로 전송하고 해당 D-채널 시그널링 및 관리용 데이터를 제1SC-버스로 전송하고 해당 B-채널데이터를 PCM 데이터 라인을 통하여 상기 가입자 보드(50-1 ~ 50-n)로 전송해 준다.
이에, 상기 가입자 보드(50-1 ~ 50-n)는 상기 제어 보드(40)로부터 전송된 데이터를 혼합하여 '2B+D' 형태로 일반 ISDN 가입자에게 전송한다.
상술한 바와 같이, 상기 제어 보드(40)는 'MC68360'의 SCC를 이용하여 SC_버스를 사용하고 상기 가입자 보드(50-1 ~ 50-n)는 'MC68302'의 SCC를 이용하여 SC_버스를 사용한다. 여기서, 해당 'MC68302'에는 3 개의 SCC가 지원 가능한데, 즉 제1SCC는 제1SC-버스용으로 사용하고 제2SCC는 제2SC-버스용으로 사용하고 제3SCC는 모니터(Monitor)용으로 사용하며, 해당 'MC68360'에는 4 개의 SCC가 지원 가능한데, 즉 제1SCC는 제1SC-버스용으로 사용하고 제2SCC는 제2SC-버스용으로 사용하고 제3SCC는 상기 타임 스위치(20)와 패킷 전송을 위해 사용하고 제4SCC는 모니터(Monitor)용으로 사용함으로써, 패킷 데이터용으로 전송율을 향상시키기 위해서 사용할 수 있는 SCC는 남아 있지 않다.
또한, 상기 제어 보드(40)와 가입자 보드(50-1 ~ 50-n) 사이의 SC-버스용으로 사용하는 SCC의 전송율을 증가시키기 위해서는 CPU의 동작 클럭을 높여 주어야 하므로 하드웨어(Hardware)적으로 CPU를 교체해야 한다.
이와 같이, 종래에는 제어 보드와 가입자 보드 간의 정합을 CPU의 SCC를 이용하여 데이터를 전송하기 때문에 데이터 전송 속도에 제한이 있고 다수 개의 가입자 보드 간에 SC-버스를 공통으로 사용하기 때문에 임의의 가입자 보드의 사용 시에 다른 가입자 보드는 사용할 수 없게 되어 있는 단잠이 있으며, 또한 패킷 모듈과 LAPB 정합을 수행함으로 패킷 전송을 위한 경로를 증가할 경우에 'MK5025' 칩을 이와 비례하여 증가해 주어야 하고 보드 크기의 제한으로 무한정 실장이 불가능하고 이에 관련된 케이블도 계속 증가하게 되므로 패킷 가입자 수용에 제한이 따르는 문제점이 있었다.
전술한 바와 같은 문제점을 해결하기 위한 것으로, 본 발명은 AODI 서비스와 같이 패킷 가입자의 증가에 대하여 BRI 블록 내에서 해당 가입자의 수용을 용이하게 하도록 하는데 그 목적이 있다.
다시 말해서, 본 발명은 가입자 보드와 제어 보드 간의 데이터 전송을 CPU의 SC를 이용하지 않고 로직으로 구성된 SA-버스를 이용하여 데이터 전송 속도를 2.048(Mbps)로 향상시켜 데이터의 송수신 성능 향상 및 추후에 데이터의 송수신율을 증가시키기 위한 클럭을 제한 없이 향상시키도록 하는데 그 목적이 있다.
또한, 본 발명은 제어 보드에서 패킷 데이터를 LAPB 처리 모듈을 사용하지 않고 HDLC 형태로 정합함으로써 타임 스위치를 경유한 패킷 데이터 경로를 최대 16 개까지 사용할 수 있도록 하며, 제어 보드와 패킷 정합 모듈 간의 정합을 고정된 타임슬롯을 사용하지 않고 제어 보드 내에 스위칭 모듈을 사용하여 패킷 데이터 사용 가입자의 수에 따라 또는 타임 스위치의 트래픽(Traffic)에 따라 SHW 및 타임슬롯을 가변적으로 변경 사용이 가능하여 패킷 데이터 사용 가입자 수의 증가에 따른 가입자 보드에서의 병목 현상을 방지할 수 있도록 하는데, 그 목적이 있다.
도 1은 종래의 패킷 가입자(Packet Subscriber) 정합 시스템(System)의 구성을 나타낸 블록도.
도 2는 도 1에 있어 SC(Serial Communication)-버스(Bus)의 타이밍(Timing)을 나타낸 도면.
도 3은 본 발명의 실시예에 따른 패킷 가입자 정합 시스템을 나타낸 구성 블록도.
도 4는 도 3에 있어 SA(Subscriber Access)-버스의 타이밍을 나타낸 도면.
도 5는 도 3에 있어 SA-버스의 기록 타이밍을 나타낸 도면.
도 6은 도 3에 있어 SA-버스의 판독 타이밍을 나타낸 도면.
도 7은 도 3에 있어 스위칭 모듈(Switching Module) 제어의 예를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 패킷 핸들러(Packet Handler)
20 : 타임 스위치(Time Switch)
30 : 디바이스 제어 프로세서(Device Control Processor)
60 : 제어 보드(Control Board)
61 : SHW(Sub-highway) 정합부
62 : 스위칭 모듈
63 : DC(Device Control)-버스 정합부
64, 71-1 ~ 71-n : SA-버스 정합부
70-1 ~ 70-n : 가입자 보드(Subscriber Board)
72-1 ~ 72-n : 계층 2(Layer 2) 처리부
73-1 ~ 73-n : 계층 1 처리부
상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징은, B-채널 및 D-채널 데이터를 처리하는 패킷 핸들러와, 해당 패킷 핸들러를 정합하는 타임 스위치와, D-채널 시그널링 데이터를 처리하는 디바이스 제어 프로세서를 구비하는 패킷 가입자 정합 시스템에 있어서, 패킷 가입자의 D-채널의 LAPD 시그널링 데이터를 LAPD 처리하고 해당 D-채널의 패킷 데이터와 B-채널 데이터를 혼합시켜 SA-버스를 통해 송출하며 해당 SA-버스를 통해 인가되는 데이터를 혼합시켜 패킷 가입자로 송출하는 다수 개의 가입자 보드와, 상기 SA-버스 상의 D-채널 시그널링 데이터를 상기 디바이스 제어 프로세서로 인가하고 상기 SA-버스 상의 B-채널 데이터를 PCM 케이블을 통해 상기 타임 스위치로 인가하고 상기 SA-버스 상의 패킷 데이터를 HDLC 형태로 할당된 SHW의 타임슬롯을 이용해 상기 타임 스위치로 인가하며 상기 타임 스위치로부터 인가되는 B-채널 데이터 및 D-채널 패킷 데이터와 상기 디바이스 제어 프로세서로부터 인가되는 D-채널 시그널링 데이터를 혼합시켜 상기 SA-버스를 통해 상기 가입자 보드로 전송하는 제어 보드를 포함하고; 상기 SA-버스는 클럭 신호, 데이터 동기용 신호, 송신 데이터 신호, 수신 데이터 신호 및 제어 데이터 동기용 신호의 라인으로 이루어지며 해당 클럭 신호, 데이터 동기용 신호 및 제어 데이터 동기용 신호의 라인은 상기 각 가입자 보드 간에 공통으로 사용하고 해당 송신 데이터 신호와 수신 데이터 신호의 라인은 상기 각 가입자 보드 별로 각각 사용하는데 있다.
그리고, 상기 각 가입자 보드는 FPGA를 구비하여 상기 SA-버스를 통해서 제어 모드가 선택된 경우에 해당 FPGA를 통해 플래그를 억세스해 주며, 해당 플래그를 확인하여 해당 확인된 플래그에 따라 데이터의 송수신을 수행하는 것을 특징으로 한다.
그리고, 상기 제어 보드는 B-채널을 전송하기 위해 사용하는 SHW의 수만큼 타임슬롯을 할당하는 것을 특징으로 한다.
그리고, 상기 제어 보드는 패킷 가입자의 수에 따라 또는 각 SHW의 데이터량과 상기 타임 스위치의 사용량에 따라 SHW 및 타임슬롯을 가변적으로 선택해 패킷 데이터율을 변환하는 스위칭 모듈을 포함하여 이루어진 것을 특징으로 한다.
본 발명은 가입자 보드와 제어 보드 간의 데이터 전송을 CPU의 SCC를 이용하지 않고 로직(Logic)으로 구성된 SA-버스를 이용하여 패킷 데이터를 송수신하도록 하며, 해당 제어 보드에서 패킷 데이터를 LAPB 처리를 수행하지 않고 HDLC 형태로 정합하도록 하며, 타임 스위치와의 정합을 고정된 타임슬롯을 사용하지 않고 데이터량에 따라 경로를 가변적으로 사용하도록 해 준다. 이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.
본 발명의 실시예에 따른 패킷 가입자 정합 시스템은 도 3에 도시한 바와 같이, 크게 패킷 핸들러(10)와, 타임 스위치(20)와, 디바이스 제어 프로세서(30)와, 제어 보드(60)와, 다수 개의 BRI의 가입자 보드(70-1 ~ 70-n)로 이루어진다. 여기서, 해당 타임 스위치(20)와 제어 보드(60) 사이의 정합은 PCM 케이블을 이용하며, 해당 디바이스 제어 프로세서(30)와 제어 보드(60) 사이의 정합은 DC-버스 케이블을 이용하며, 해당 제어 보드(60)와 가입자 보드(70-1 ~ 70-n) 사이의 정합은 다수 개의 SA-버스를 통해 각 가입자 보드(70-1 ~ 70-n) 별로 송신 데이터와 수신 데이터로 분리시켜 사용한다.
그리고, 상기 제어 보드(60)는 SHW 정합부(61)와, 스위칭 모듈(62)과, DC-버스 정합부(63)와, SA-버스 정합부(64)를 포함하여 이루어진다. 여기서, 해당 SHW 정합부(61)는 상기 타임 스위치(20)를 통해 상기 패킷 핸들러(10)와 SHW 정합을 수행하며, 해당 스위칭 모듈(62)은 패킷 데이터 사용 가입자의 수에 따라 또는 상기 타임 스위치(20)의 트래픽에 따라 SHW 및 타임슬롯을 가변적으로 변경해 상기 타임 스위치(20)를 통해 상기 패킷 핸들러(10)와 직접 패킷 데이터의 정합을 수행하며, 해당 DC-버스 정합부(63)는 상기 디바이스 제어 프로세서(30)와 DC-버스 정합을 수행하며, 해당 SA-버스 정합부(64)는 상기 각 가입자 보드(70-1 ~ 70-n)와 SA-버스 정합을 수행한다.
그리고, 상기 각 가입자 보드(70-1 ~ 70-n)는 SA-버스 정합부(71-1 ~ 71-n)와, 계층 2 처리부(72-1 ~ 72-n)와, 계층 1 처리부(73-1 ~ 73-n)를 각각 포함하여 이루어진다. 여기서, 해당 SA-버스 정합부(71-1 ~ 71-n)는 상기 제어 보드(60)와 SA-버스 정합을 수행하며, 해당 계층 2 처리부(72-1 ~ 72-n)는 HDLC 형태로 패킷 데이터를 처리하며, 해당 계층 1 처리부(73-1 ~ 73-n)는 BRI U-정합을 수행한다.
상술한 바와 같은 구성된 본 발명의 실시예에 따른 패킷 가입자 정합 시스템의 동작을 살펴보면 다음과 같다.
먼저, 각 가입자 보드(70-1 ~ 70-n)에서 계층 1로 U-정합을 수행하고 HDLC 형태로 계층 2를 처리하여 제어 보드(60)와 SA-버스를 통해 해당 각 가입자 보드(70-1 ~ 70-n) 별로 송신 신호와 수신 신호를 분리하여 사용하도록 해 준다.
다시 말해서, 디지털 가입자와 직접 연결되어 있는 BRI의 가입자 보드(70-1 ~ 70-n)는 상기 U-정합으로 ISDN 가입자로부터 인가되는 B-채널과 D-채널을 분리한다. 여기서, 해당 D-채널 데이터는 LAPD 시그널링 데이터와 패킷 데이터로 분리되는데, 해당 LAPD 시그널링 데이터는 계층 2 처리부(72-1 ~ 72-n)를 통해 LAPD 처리를 수행한 후에 상기 SA-버스를 통해 상기 제어 보드(60)로 인가되어진다. 그리고, 해당 패킷 데이터와 B-채널 데이터는 혼합시켜 상기 SA-버스를 통해 상기 제어 보드(60)로 인가되어진다.
그리고, 상기 제어 보드(60)와 가입자 보드(70-1 ~ 70-n) 사이에는 로직을 이용한 SA-버스를 통하여 데이터를 송수신하는데, 해당 SA-버스에는 도 4의 타이밍도에 도시된 바와 같이, 클럭 신호(SCLK)와, 데이터 동기용 신호(SFS)와, 상기 제어 보드(60)에서 상기 가입자 보드(70-1 ~ 70-n)로의 송신 데이터 신호(CMD)와, 상기 가입자 보드(70-1 ~ 70-n)에서 상기 제어 보드(60)로의 수신 데이터 신호(SMD)와, 제어 데이터 동기용 신호(DCS)로 이루어진다.
여기서, 해당 송신 데이터 신호(CMD)에는 제어 데이터인 D-채널 시그널링 데이터, PCM 데이터인 B-채널 데이터 및 패킷 데이터가 혼합된 신호로, 해당 클럭 신호(SCLK)의 상승 에지(Rising Edge)에서 PCM 데이터(P0 ~ P7)를 래치(Latch)하고 해당 클럭 신호(SCLK)의 하강 에지(Falling Edge)에서 제어 데이터(C0 ~ C5) 및 패킷 데이터(D)를 래치하도록 상기 제어 보드(60)에서 제어하여 상기 가입자 보드(70-1 ~ 70-n)로 전송해 준다. 또한, 해당 수신 데이터 신호(SMD)에는 상기 제어 보드(60)에서 상기 가입자 보드(70-1 ~ 70-n)로부터 판독하고자 하는 판독 데이터, PCM 데이터 및 패킷 데이터가 혼합된 신호로, 해당 클럭 신호(SCLK)의 '로우'레벨 상태에서 PCM 데이터(P0 ~ P7)를 상기 가입자 보드(70-1 ~ 70-n)에서 상기 제어 보드(60)로 전송하고 해당 클럭 신호(SCLK)의 '하이'레벨 상태에서 제어 데이터(C0 ~ C5) 및 패킷 데이터(D)를 상기 가입자 보드(70-1 ~ 70-n)에서 상기 제어 보드(60)로 전송해 준다. 또한, 해당 제어 데이터 동기용 신호(DCS)는 해당 송신 데이터 신호(CMD)와 수신 데이터 신호(SMD)의 전송 시에 상기 제어 보드(60)에서 상기 가입자 보드(70-1 ~ 70-n)로 전송하는 데이터의 길이만큼 '로우'레벨 상태를 유지시켜 준다.
그리고, 상기 SA-버스에서 클럭 신호(SCLK), 데이터 동기용 신호(SFS) 및 제어 데이터 동기용 신호(DCS)는 상기 가입자 보드(70-1 ~ 70-n) 간에 공통으로 사용하지만, 데이터 라인인 송신 데이터 신호(CMD)와 수신 데이터 신호(SMD)는 상기 제어 보드(60)와 각각의 가입자 보드(70-1 ~ 70-n) 사이에 예를 들어, 상기 가입자 보드(70-1 ~ 70-32)가 총 32 매 실장될 경우에 총 32 개의 송신 데이터 신호(CMD0 ~ CMD31)와 총 32 개의 수신 데이터 신호(SMD0 ~ SMD31)의 라인을 사용함으로써 하나의 가입자 보드(70-1)가 데이터 라인을 점유하고 사용하고 있을 때 다른 가입자보드(70-2)가 데이터의 전송 시에 기다릴 필요 없이 바로 전송할 수 있다. 이로 인해, 데이터 전송 효율이 떨어지는 현상을 방지할 수 있고 데이터의 송수신 시에 경쟁의 우려가 없고 일정한 데이터 속도를 유지할 수 있다.
또한, 상기 제어 보드(60)와 각각의 가입자 보드(70-1 ~ 70-n) 사이의 SA-버스는 2.0480(Mbps)의 데이터 전송 속도를 가지므로 데이터 송수신 시에 성능 향상을 가져오며, CPU의 SCC를 이용하지 않고 FPGA의 로직으로만 구현하여 추후에 데이터 송수신율을 증가시키기 위한 클럭을 제한 없이 향상시킬 수 있다.
상술한 바와 같은 SA-버스를 통해서 제어 모드가 선택되어지면, 상기 제어 보드(60)와 각각의 가입자 보드(70-1 ~ 70-n) 사이의 플래그(Flag)를 확인하여 데이터의 송수신을 개시하는데, 해당 플래그는 상기 각 가입자 보드(70-1 ~ 70-n)의 FPGA를 통해서 억세스(Access)되고 해당 플래그의 정의는 다음과 같다.
즉, 제1플래그(Flag 0x00)는 SA-버스의 초기화 상태를 나타내고 제2플래그(Flag 0x01)는 제어 보드 억세스 타임을 나타내고 제3플래그(Flag 0x02)는 제어 보드 억세스 완료(Completion)를 나타내고 제4플래그(Flag 0x03)는 가입자 보드 억세스 타임을 나타내고 제5플래그(Flag 0x04)는 가입자 보드 억세스 완료를 나타낸다.
이에, 상기 제어 보드(60)는 상기 가입자 보드(70-1 ~ 70-n)로부터 SA-버스 상의 수신 데이터 신호(SMD) 라인에서 해당 위치 별로 데이터를 래치하여 D-채널 시그널링 데이터를 DC-버스를 통해 상기 디바이스 제어 프로세서(30)로 송신하고 B-채널 데이터를 PCM 케이블을 통하여 상기 타임 스위치(20)와 연결해 준다. 또한, 패킷 데이터는 LAPB 처리를 수행하지 않고 상기 제어 보드(60) 내부에 구비되어 있는 스위칭 모듈(62)에 의해 HDLC 형태로 종래의 B-채널 데이터용으로 사용했던 PCM 케이블을 이용하여 할당된 SHW에 제1타임슬롯(TS0)을 이용해 64(Kbps)의 속도로 상기 타임 스위치(20)와 정합되어 상기 패킷 핸들러(10)로 전송되어진다. 이때, 해당 SA-버스의 기록 타이밍은 도 5에 도시된 바와 같다.
이와 같이, 상기 타임 스위치(20)를 경유하여 패킷 데이터를 전송하기 위하여 별도의 패킷 전용 케이블을 사용하지 않고 PCM 케이블의 각 SHW의 제1타임슬롯(TS0)을 이용해 전송해 줌으로써, 시스템 구성이 용이하고 케이블의 가격을 절감할 수 있다. 여기서, 해당 각 SHW의 제1타임슬롯(TS0)은 패킷 데이터를 전송하기 위하여 할당되는데, B-채널을 전송하기 위하여 사용하는 SHW의 수만큼 타임슬롯이 사용 가능하다. 예로, 8 개의 SHW를 사용하고 있으면, 8 개의 타임슬롯을 패킷 전송용으로 사용 가능하도록 해 준다.
즉, 상기 스위칭 모듈(62)에 의해 패킷 데이터 전송을 원하는 타임슬롯으로 지정하여 사용 가능하도록 해 주므로, 각 SHW의 데이터량과 상기 타임 스위치(20)의 사용량에 따라 해당 관련 디바이스 제어 프로세서나 메인 프로세서에서 해당 SHW의 번호를 수신받아 상기 스위칭 모듈(62)의 출력을 선택할 수 있어 SHW 및 타임슬롯 번호를 가변적으로 선택 가능하다. 이로 인해, 패킷 데이터 전송율을 획기적으로 증가시킬 수 있는데, 즉 종래에는 하나의 타임슬롯을 사용하여 64(Kbps)에 불과했지만 본 발명에 의해 8 개의 타임슬롯을 사용하여 512(Kbps)가 가능하여 패킷 데이터 사용 가입자 수의 증가에 따른 상기 가입자 보드(70-1 ~ 70-n)와 타임 스위치(20) 사이에서의 병목 현상을 방지할 수 있다.
이에 따라, 상기 스위칭 모듈(62)에서는 상기 타임 스위치(20)와 4(Mbps)로 정합하고 상기 가입자 보드(70-1 ~ 70-n)와 2(Mbps)로 정합하여 패킷 데이터율을 변환할 수 있다.
반면에, 상기 패킷 핸들러(10)로부터 상기 타임 스위치(20)를 거쳐 상기 제어 보드(60)에 인가되는 데이터로는 B-채널 데이터와 D-채널 패킷 데이터가 있으며, 상기 디바이스 제어 프로세서(30)로부터 상기 제어 보드(60)에 인가되는 데이터로는 D-채널 시그널링이 있다.
다시 말해서, 상기 제어 보드(60)는 상기 타임 스위치(20)를 통해 인가되는 B-채널 데이터 및 D-채널 패킷 데이터와 상기 디바이스 제어 프로세서(30)로부터 인가되는 D-채널 시그널링을 인가받아 혼합시켜 SA-버스 상의 송신 데이터 신호(CMD) 라인을 통하여 상기 가입자 보드(70-1 ~ 70-n)로 전송해 준다. 이때, 해당 SA-버스의 판독 타이밍은 도 6에 도시된 바와 같다.
이에, 상기 가입자 보드(70-1 ~ 70-n)는 상기 제어 보드(60)로부터 전송된 데이터를 혼합하여 '2B+D' 형태로 일반 ISDN 가입자에게 전송한다.
그러면, 상기 스위칭 모듈(62)의 제어를 예를 들어 도 7을 참고하여 살펴보면 다음과 같다.
'A12 및 A11'의 값이 '00'이면 제어 메모리 억세스(Control Memory Access)를 나타내고 '01'이면 스피치 메모리 억세스(Speech Memory Access)를 나타내며, 출력 포트 및 채널의 값이 '0x000'에서 '0x3ff'까지이면 4(Mbps) 영역으로 상기 제어 보드(60)에서 상기 타임 스위치(20)로의 전송을 나타내고 '0x400'에서 '0x7ff'까지이면 2(Mbps) 영역으로 상기 제어 보드(60)에서 상기 가입자 보드(70-1 ~ 70-n)로의 전송을 나타낸다.
그리고, 'D15'의 값이 '0'인 경우에는 비지(Busy) 상태를 나타내는데, 이때 'D14'의 값이 '0'이면 메시지를 나타내고 '1'이면 스위치를 나타내며, 'D15'의 값이 '1'인 경우에는 아이들(Idle) 상태를 나타내는데, 이때 'D14'의 값이 '0'이면 '54'를 나타내고 '1'이면 'FF'를 나타내며, 'D13'은 돈 캐어(Don't Care)이며, 'D12 및 D11'의 값이 '00'이면 불사용(Not Used)을 나타내고 '01'이면 u/A 변환을 나타내고 '10'이면 A/u 변환을 나타내고 '11'이면 바이패스(By-pass)를 나타내며, 입력 포트 및 채널의 값이 '0x000'에서 '0x3ff'까지이면 4(Mbps) 영역으로 상기 타임 스위치(20)에서 상기 제어 보드(60)로의 전송을 나타내고 '0x400'에서 '0x7ff'까지이면 2(Mbps) 영역으로 상기 가입자 보드(70-1 ~ 70-n)에서 상기 제어 보드(60)로의 전송을 나타낸다.
이상과 같이, 종래의 SC-버스는 데이터 전송 속도가 256(Kbps)이고 송수신 데이터 라인이 백플레인에서 공유(Common)화되어 있는데 비해, 본 발명에 의해 BRI 슬롯마다 분리된 데이터 라인을 가지고 있으므로 패킷 데이터의 송수신 시에 경쟁(Contention)의 우려가 없고 일정한 데이터 속도를 유지할 수 있으며, SA-버스는 데이터 전송 속도를 2.048(Mbps)로 향상시켜 데이터의 송수신 시에 성능 향상의효과가 있고 CPU의 SC를 이용하지 않고 로직으로 구성되어 있어 추후에 데이터의 송수신율을 증가시키기 위한 클럭을 제한 없이 향상시킬 수 있다.
그리고, 타임 스위치를 경유한 패킷 데이터의 전송 시에 종래에는 LAPB 처리 모듈을 사용해 정합하여 타임 스위치를 경유한 패킷 데이터 경로를 2 개의 타임슬롯을 사용하였으나, 본 발명에 의해 HDLC 형태로 정합함으로써 해당 LAPB 처리 모듈을 사용하지 않아 타임 스위치를 경유한 패킷 데이터 경로를 최대 16 개까지 사용할 수 있다. 또한, 타임 스위치를 경유한 패킷 데이터의 전송을 위해서 종래에는 패킷 전송을 위한 전용 케이블을 사용하였으나, 본 발명에 의해 종래의 B-채널 데이터를 위해 사용하는 PCM 케이블을 사용하게 함으로써 시스템 구성의 용이함 및 케이블 가격 절감의 효과가 있다.
그리고, 종래에는 제어 보드와 패킷 정합 모듈 간의 정합을 고정된 타임슬롯을 사용하였으나, 본 발명에 의해 제어 보드 내에 스위칭 모듈을 사용하여 패킷 데이터 사용 가입자의 수에 따라 또는 타임 스위치의 트래픽에 따라 SHW 및 타임슬롯을 가변적으로 변경 사용이 가능하여 패킷 데이터 사용 가입자 수의 증가에 따른 가입자 보드에서의 병목 현상을 방지할 수 있다.

Claims (5)

  1. B-채널 및 D-채널 데이터를 처리하는 패킷 핸들러와, 해당 패킷 핸들러를 정합하는 타임 스위치와, D-채널 시그널링 데이터를 처리하는 디바이스 제어 프로세서를 구비하는 패킷 가입자 정합 시스템에 있어서,
    패킷 가입자의 D-채널의 LAPD 시그널링 데이터를 LAPD 처리하고 해당 D-채널의 패킷 데이터와 B-채널 데이터를 혼합시켜 SA-버스를 통해 송출하며 해당 SA-버스를 통해 인가되는 데이터를 혼합시켜 패킷 가입자로 송출하는 다수 개의 가입자 보드와,
    상기 SA-버스 상의 D-채널 시그널링 데이터를 상기 디바이스 제어 프로세서로 인가하고 상기 SA-버스 상의 B-채널 데이터를 PCM 케이블을 통해 상기 타임 스위치로 인가하고 상기 SA-버스 상의 패킷 데이터를 HDLC 형태로 할당된 SHW의 타임슬롯을 이용해 상기 타임 스위치로 인가하며 상기 타임 스위치로부터 인가되는 B-채널 데이터 및 D-채널 패킷 데이터와 상기 디바이스 제어 프로세서로부터 인가되는 D-채널 시그널링 데이터를 혼합시켜 상기 SA-버스를 통해 상기 가입자 보드로 전송하는 제어 보드를 포함하고;
    상기 SA-버스는 클럭 신호, 데이터 동기용 신호, 송신 데이터 신호, 수신 데이터 신호 및 제어 데이터 동기용 신호의 라인으로 이루어지며 해당 클럭 신호, 데이터 동기용 신호 및 제어 데이터 동기용 신호의 라인은 상기 각 가입자 보드 간에 공통으로 사용하고 해당 송신 데이터 신호와 수신 데이터 신호의 라인은 상기 각 가입자 보드 별로 각각 사용하는 것을 특징으로 하는 패킷 가입자 정합 시스템.
  2. 삭제
  3. 제1항에 있어서,
    상기 각 가입자 보드는 FPGA를 구비하여 상기 SA-버스를 통해서 제어 모드가 선택된 경우에 해당 FPGA를 통해 플래그를 억세스해 주며, 해당 플래그를 확인하여 해당 확인된 플래그에 따라 데이터의 송수신을 수행하는 것을 특징으로 하는 패킷 가입자 정합 시스템.
  4. 제1항에 있어서,
    상기 제어 보드는 B-채널을 전송하기 위해 사용하는 SHW의 수만큼 타임슬롯을 할당하는 것을 특징으로 하는 패킷 가입자 정합 시스템.
  5. 제1항에 있어서,
    상기 제어 보드는 패킷 가입자의 수에 따라 또는 각 SHW의 데이터량과 상기 타임 스위치의 사용량에 따라 SHW 및 타임슬롯을 가변적으로 선택해 패킷 데이터율을 변환하는 스위칭 모듈을 포함하여 이루어진 것을 특징으로 하는 패킷 가입자 정합 시스템.
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KR100281974B1 (ko) * 1997-12-31 2001-02-15 김진찬 교환기의프레임핸들링장치및방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100221302B1 (ko) * 1996-12-31 1999-09-15 유기범 패킷 핸들러의 제어보드 정합회로
KR100281974B1 (ko) * 1997-12-31 2001-02-15 김진찬 교환기의프레임핸들링장치및방법

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