KR100220934B1 - Manufacture of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자 제조방법에 관한 것으로, 소자분리막을 실리콘기판에 형성하고, 임플란트 마스크를 형성하고, WELL 임플란트, 채널 Vt 임플란트, 필드 스톱 임플란트를 순차적으로 적절한 이온주입 에너지로 주입하여 공정을 간단하게 진행하고 이온주입되는 임플란트 프로파일을 정확하게 제어할 수 있도록 하는 CMOS 제조기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, wherein a device isolation film is formed on a silicon substrate, an implant mask is formed, and a WELL implant, a channel Vt implant, and a field stop implant are sequentially injected with appropriate ion implantation energy to simplify the process. It is a CMOS fabrication technology that allows precise control of implant and implant implant profiles.
Description
제1도 내지 제7도는 종래기술로 CMOS를 형성하는 단계를 도시한 단면도.1 through 7 are cross-sectional views illustrating steps of forming CMOS in the prior art.
제8도 내지 제12도는 본 발명의 실시예에 의해 CMOS를 형성하는 단계를 도시한 단면도.8 through 12 are cross-sectional views illustrating steps of forming a CMOS in accordance with an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1,21 : 실리콘 기판 2,31 : 소자분리 산화막1,21 silicon substrate 2,31 device isolation oxide film
3 : 제1 완충 산화막 4,22 : N-WELL 임플란트 마스크3: first buffer oxide film 4,22: N-WELL implant mask
5,25 : N-WELL 6 : P-채널 필드 스톱 임플란트5,25: N-WELL 6: P-Channel Field Stop Implant
7 : P-채널 깊은 임플란트 8,24 : P-WELL 임플란트 마스크7: P-channel deep implant 8,24: P-WELL implant mask
9,27 : P-WELL 10 : N-채널 깊은 임플란트9,27: P-WELL 10: N-channel deep implant
11 : 제2 완충 산화막 12 : 블란켓 Vt 임플란트11: second buffer oxide film 12: blanket Vt implant
14 : P-채널 Vt 임플란트 15,38 : 게이트 산화막14 P-channel Vt implant 15,38 gate oxide film
16,39 : 게이트 전극 17,40 : 게이트 폴리산화막16,39 gate electrode 17,40 gate poly oxide film
18 : LDD 확산영역 19 : 스페이서 산화막18: LDD diffusion region 19: spacer oxide film
21,23,41,42 : 소오스/드레인 33 : N-채널 임플란트 마스크21, 23, 41, 42: source / drain 33: N-channel implant mask
34 : N-채널 Vt 임플란트 36 : P-채널 임플란트 마스크34: N-channel Vt implant 36: P-channel implant mask
37 : P-채널 Vt 임플란트37: P-channel Vt implant
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 반도체기판에 소자분리막을 먼저 형성한다음, 웰영역, 채널 임플란트 스톱 영역 및 문턱전압조절용 임플란트 영역이 구비되는 CMOS(Complementary MOS) 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a CMOS (Complementary MOS) in which a device isolation layer is first formed on a semiconductor substrate, and then a well region, a channel implant stop region, and a threshold voltage implant region are provided.
CMOS는 n형 MOSFET와 p형 MOSFET의 조합으로 각각의 드레인 끼리 결선한 구조를 가지며, 게이트에 인가되는 전압에 따라 선택적으로 동작하는 것이다.CMOS is a combination of n-type MOSFET and p-type MOSFET, each drain connected to each other, and selectively operates according to the voltage applied to the gate.
이러한 구조는 저소비전력으로 고속화, 고집적화에 적합하고, 출력 레벨이 전원간 풀 스윙하므로 저전력 동작에 적합하고 다음단의 팬인 수를 크게 취할 수가 있다. 또한, 상보형 동작으로 잡음입력에 대한 내성이 강하며, 레시오리스 회로이므로 LSI설계에 용이한 효과가 있다.Such a structure is suitable for high speed and high integration with low power consumption, and is suitable for low power operation because the output level is full swing between power supplies, and can greatly increase the number of fans in the next stage. In addition, it is resistant to noise input with complementary operation, and it is easy to design LSI because it is a recipeless circuit.
종래의 CMOS를 제조하는 과정을 제1도 내지 제7도를 참조하여 설명하기로 한다.A process of manufacturing a conventional CMOS will be described with reference to FIGS. 1 to 7.
제1도는 실리콘기판(21)에 패드산화막(20)을 형성하고, 그 상부에 N-WELL마스크(22)를 감광막으로 형성하고, N-WELL 임플란트(23)를 80-200KeV의 에너지에서 1.0-3.0E13의 도즈량으로 주입한 것을 도시한 단면도이다.FIG. 1 shows that the pad oxide film 20 is formed on the silicon substrate 21, the N-WELL mask 22 is formed as a photoresist film on top of the silicon substrate 21, and the N-WELL implant 23 is 1.0- at an energy of 80-200 KeV. It is sectional drawing which inject | poured by the dose amount of 3.0E13.
제2도는 상기 N-WELL 마스크(22)를 제거하고, P-WELL 마스크(24)를 상기 패드산화막(20) 상부에 형성하고, P-WELL 임플란트(26)를 40-80KeV의 에너지에서 1.0-3.0E13의 도즈량으로 주입한 것을 도시한 단면도이다.2, the N-WELL mask 22 is removed, a P-WELL mask 24 is formed on the pad oxide layer 20, and the P-WELL implant 26 is 1.0- at an energy of 40-80 KeV. It is sectional drawing which inject | poured by the dose amount of 3.0E13.
제3도는 상기 P-WELL 마스크(24)를 제거하고, 1150의 온도에서 약 5시간 30분 동안 드라이브 인 공정을 실시하여 실리콘기판(21)에 주입된 N-WELL 임플란트와 P-WELL 임플란트를 기판 내부로 확산시켜서 N-WELL(25)과 P-WELL(27)을 각각 형성한 단면도이다.3 removes the P-WELL mask 24 and 1150. The drive-in process was performed for about 5 hours and 30 minutes at the temperature of to diffuse the N-WELL implant and P-WELL implant injected into the silicon substrate 21 to the inside of the substrate. ) Is a cross-sectional view formed respectively.
제4도는 상기 패드산화막(20) 상부에 폴리실리콘막(29) 및 질화막(30)을 적층하고, 소자분리 마스크를 이용한 식각공정으로 상기 질화막(30)과 폴리실리콘막(29)을 패턴한 것을 도시한 단면도이다.4 shows that the polysilicon layer 29 and the nitride layer 30 are stacked on the pad oxide layer 20, and the nitride layer 30 and the polysilicon layer 29 are patterned by an etching process using an element isolation mask. It is sectional drawing.
제5도는 산화공정으로 질화막(30)이 제거된 부분에 소자분리산화막(31)을 형성하고, 상기 질화막(30), 폴리실리콘막(29) 및 패드산화막(20)을 제거하고, 노출된 실리콘기판(21)에 완충 산화막(32)을 형성하고, 그 상부에 N-채널 임플란트 마스크(33)를 감광막으로 형성하고, N-채널 Vt 임플란트(34)를 10-30KeV의 에너지에서 3.0-7.0E11의 도즈량으로 주입하고 N-채널 깊은 임플란트(35)를 100-160KeV의 에너지에서 1.5-3.5E12의 도즈량으로 주입한 것을 도시한 단면도이다.5 shows the device isolation oxide film 31 formed on the portion where the nitride film 30 is removed by the oxidation process, the nitride film 30, the polysilicon film 29 and the pad oxide film 20 are removed, and the exposed silicon is removed. A buffer oxide film 32 is formed on the substrate 21, an N-channel implant mask 33 is formed thereon as a photosensitive film, and the N-channel Vt implant 34 is 3.0-7.0E11 at an energy of 10-30 KeV. It is sectional drawing which injected at the dose amount of and injected the N-channel deep implant 35 at the dose amount of 1.5-3.5E12 at the energy of 100-160 KeV.
제6도는 상기 N-채널 임플란트 마스크(33)를 제거하고, 다시 P-채널 임플란트 마스크(36)을 형성하고, P-채널 Vt 임플란트(37)를 10-30KEV의 에너지에서 1.0-5.0E12의 도즈량으로 주입한 것을 도시한 단면도이다.6 removes the N-channel implant mask 33, again forms a P-channel implant mask 36, and doses the P-channel Vt implant 37 at 1.0-5.0E12 at an energy of 10-30 KEV. It is sectional drawing which inject | poured in quantity.
제7도는 상기 P-채널 임플란트 마스크(36)를 제거하고, 상기 완충 산화막(32)을 제거하고, 노출된 실리콘기판(21) 상부에 게이트 산화막(38), 게이트전극(39) 및 마스크 산화막(40)을 형성하고, P-WELL(27), N-WELL(25)에 각각 다른 타입의 임플란트를 주입하여 소오스/드레인(41,42)을 형성한 단면도이다.7 shows that the P-channel implant mask 36 is removed, the buffer oxide film 32 is removed, and the gate oxide film 38, the gate electrode 39, and the mask oxide film () are disposed on the exposed silicon substrate 21. 40 is a cross-sectional view of forming the source / drain 41 and 42 by injecting different types of implants into the P-WELL 27 and the N-WELL 25, respectively.
상기한 종래기술은 웰 드라이브 인 공정을 고온 즉 1150의 고온에서 약 5시간 30분 동안 공정을 진행함으로 인하여 생산성이 저하되며, 이러한 드라이브 인 공정을 진행한 후에는 WELL에 도핑된 임플란트가 깊이에 따라 거의 동일한 농도를 가지게 됨으로 인하여 소자의 특성을 최적화 하기가 어려운 문제가 발생된다.The above-described prior art uses a well drive-in process at a high temperature, 1150, Productivity is reduced by the process for about 5 hours and 30 minutes at high temperature, and after the drive-in process, the implanted dopant in WELL has almost the same concentration according to the depth to optimize device characteristics. This is a difficult problem.
또한, 드라이브 인 공정시에 기판의 하부로 확산될뿐만 아니라 측면으로도 확산되어 웰 프로파일을 정확하게 제어할 수가 없다.In addition, during the drive-in process, not only diffused to the bottom of the substrate but also to the side, it is impossible to accurately control the well profile.
또한, WELL을 형성하고 소자분리산화막을 형성한 다음, 다시 WELL 지역으로 채널 Vt 임플란트 공정을 실시함으로 인하여 임플란트 마스크를 다시 별도로 제조해야 함으로 인하여 공정이 복잡해짐으로 고집적하는데 적합하지 않은 공정방법이다.In addition, it is not suitable for high integration due to the complexity of the process because the implant mask is manufactured separately by forming the WELL, forming the device isolation oxide layer, and then performing the channel Vt implant process to the WELL region.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 소자분리막을 실리콘기판에 형성하고, 임플란트 마스크를 형성하고, WELL 임플란트, 채널 Vt 임플란트, 필드 스톱 임플란트를 순차적으로 적절한 이온주입에너지로 주입하여 공정을 간단하게 진행하고 드라이브인 공정을 단시간 동안 실시하여 웰에 이온주입되는 임플란트 프로파일을 정확하게 제어할 수 있도록 하는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.Therefore, in order to solve the above problems, the present invention simplifies the process by forming an isolation layer on a silicon substrate, forming an implant mask, and injecting a WELL implant, a channel Vt implant, and a field stop implant sequentially with an appropriate ion implantation energy. It is an object of the present invention to provide a method for manufacturing a semiconductor device that can accurately control the implant profile implanted into the well by performing a drive-in process for a short time.
상기한 목적을 달성하기 위해 본 발명에 따른 반도체 소자 제조방법은,The semiconductor device manufacturing method according to the present invention to achieve the above object,
소자분리막이 형성된 실리콘기판 상에 제1완충 산화막을 형성하고, 엔웰(N-WELL) 임플란트 마스크를 형성하는 단계와,Forming a first buffer oxide film on the silicon substrate on which the device isolation film is formed, and forming an N-WELL implant mask;
N-WELL 임플란트, P-채널 필드 스톱 임플란트 및 P-채널 깊은 임플란트를 각각 예정된 에너지에서 이온주입하여 N-WELL 영역의 프로파일을 형성하는 단계와,Ion implanting the N-WELL implant, the P-channel field stop implant and the P-channel deep implant, respectively, at a predetermined energy to form a profile of the N-WELL region,
상기 N-WELL 임플란트 마스크를 제거하고, 다시 피웰(P-WELL) 임플란트 마스크를 형성한 다음, P-WELL 임플란트 및 N-채널 깊은 임플란트를 주입하여 P-WELL 영역의 프로파일을 형성하는 단계와,Removing the N-WELL implant mask, forming a P-WELL implant mask, and then implanting a P-WELL implant and an N-channel deep implant to form a profile of the P-WELL region;
상기 P-WELL 임플란트 마스크와 상기 제1완충 산화막을 제거하고 제2 완충 산화막을 형성한 다음, 전면적으로 보론을 주입하고, P-채널 Vt 임플란트와 셀지역 임플란트 마스크를 형성하는 단계와,Removing the P-WELL implant mask and the first buffer oxide layer, forming a second buffer oxide layer, implanting boron all over, forming a P-channel Vt implant and a cell region implant mask;
P-채널 Vt 임플란트와 셀 Vt 임플란트를 주입하고, 상기 임플란트 마스크를 제거하는 단계와,Implanting a P-channel Vt implant and a cell Vt implant and removing the implant mask,
상기 제2 완충 산화막을 제거하고, N-WELL과 P-WELL 쪽에 각각 게이트 산화막 및 게이트전극을 형성하고, N웰과 P웰에 각각 소오스/드레인을 각각 형성하는 단계를 포함하는 것을 제1특징으로 한다.Removing the second buffer oxide film, forming a gate oxide film and a gate electrode on the N-WELL and the P-WELL, respectively, and forming a source / drain on the N well and the P well, respectively. do.
상기한 목적을 달성하기 위해 본 발명에 따른 반도체 소자 제조방법은, 소자분리막이 형성된 실리콘기판 상에 제1완충 산화막을 형성하고, 그 상부에 엔웰(N-WELL) 임플란트 마스크를 형성하는 단계와,In order to achieve the above object, the semiconductor device manufacturing method includes: forming a first buffer oxide layer on a silicon substrate on which an isolation layer is formed, and forming an N-WELL implant mask thereon;
N-WELL 임플란트, P-채널 필드 스톱 임플란트 및 P-채널 깊은 임플란트를 각각 예정된 에너지에서 이온주입하여 N-WELL 영역의 프로파일을 형성하는 단계와,Ion implanting the N-WELL implant, the P-channel field stop implant and the P-channel deep implant, respectively, at a predetermined energy to form a profile of the N-WELL region,
상기 N-WELL 임플란트 마스크를 제거하고, 피웰(P-WELL) 임플란트 마스크를 형성한 다음, P-WELL 임플란트 및 N-채널 깊은 임플란트를 주입하여 P-WELL 영역의 프로파일을 형성하는 단계와,Removing the N-WELL implant mask, forming a P-WELL implant mask, and implanting a P-WELL implant and an N-channel deep implant to form a profile of the P-WELL region;
상기 P-WELL 임플란트 마스크를 제거하고, 상기 제1완충 산화막을 제거한후, 제2 완충 산화막을 형성하고, P-채널과 셀지역 임플란트 마스크를 형성하는 단계와,Removing the P-WELL implant mask, removing the first buffer oxide layer, forming a second buffer oxide layer, and forming a P-channel and cell region implant mask;
P-채널 Vt 임플란트와 셀 Vt 임플란트를 주입하고, 상기 임플란트 마스크를 제거하고, 1150의 온도에서 30분동안 웰 열처리를 하는 단계와,Injecting a P-channel Vt implant and a cell Vt implant, removing the implant mask, 1150 Heat-treating the wells at a temperature of 30 minutes;
상기 제2완충 산화막을 제거하고, N-WELL 과 P-WELL 쪽에 각각 게이트 산화막 및 게이트전극을 형성하고, N웰과 P웰에 각각 소오스/드레인을 각각 형성하는 단계를 포함하는 것을 제2특징으로 한다.Removing the second buffered oxide film, forming a gate oxide film and a gate electrode on an N-WELL and a P-WELL, respectively, and forming a source / drain on each of the N-well and the P-well, respectively. do.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
제8도 내지 제12도는 본 발명의 실시예의 의해 CMOS를 형성하는 단면도이다.8 through 12 are cross-sectional views of forming a CMOS by an embodiment of the present invention.
제8도는 실리콘기판(1)의 일정상부에 LOCOS 공정방법으로 약 1100의 온도에서 3500Å의 두께로 소자분리산화막(2)을 형성하고, 전 표면에 제1 완충 산화막(3)을 150Å의 두께로 형성하고, 예정된 N-WELL 임플란트 마스크(4)를 감광막으로 형성한 다음, N-WELL 임플란트 및 P-채널 필드 스톱 임플란트(6)과 P-채널 깊은 임플란트(7)를 주입하여 N-WELL 영역의 프로파일을 형성한 단면도이다.8 is about 1100 by the LOCOS method on a predetermined portion of the silicon substrate 1 The device isolation oxide film 2 was formed to a thickness of 3500Å at a temperature of 1, the first buffer oxide film 3 was formed to a thickness of 150Å on the entire surface, and a predetermined N-WELL implant mask 4 was formed as a photoresist. And a N-WELL implant and a P-channel field stop implant 6 and a P-channel deep implant 7 are implanted to form a profile of the N-WELL region.
상기 N-WELL 임플란트의 이온주입 에너지는 500KeV-2.5MeV이며, 주입 불순물은 인(phosphorus)이며, 도즈량은 1.0E13-4.0E13/㎠이다.The ion implantation energy of the N-WELL implant is 500 KeV-2.5MeV, the implanted impurity is phosphorus, and the dose is 1.0E13-4.0E13 / cm 2.
상기 P-채널 필드 스톱 임플란트(6)은 인을 100-500KeV 이온주입 에너지에서 1.0E12-1.0E13/㎠의 도즈량으로 이온주입 하는 것이며, 상기 P-채널 깊은 임플란트는 인을 10-100KeV 이온주입 에너지에서 5.0E11-5.0E12/㎠의 도즈량으로 이온주입한다.The P-channel field stop implant 6 implants phosphorus at a dose of 1.0E12-1.0E13 / cm2 at 100-500KeV ion implantation energy, and the P-channel deep implant implants phosphorus at 10-100KeV ion implantation. Ion implantation at a dose of 5.0E11-5.0E12 / cm2 in energy.
제9도는 상기 N-WELL 임플란트 마스크(4)를 제거하고, 다시 P-WELL 임플란트 마스크(8)을 형성한 다음, P-WELL 임플란트(9) 및 N-채널 깊은 임플란트(10)를 주입하여 P-WELL 영역의 프로파일을 형성한 단면도이다.9 removes the N-WELL implant mask 4, forms the P-WELL implant mask 8 again, and then injects the P-WELL implant 9 and the N-channel deep implant 10 It is sectional drawing which formed the profile of -WELL area | region.
상기 P-WELL 임플란트(9)는 보론을 400KeV-1MeV의 에너지에서 1.0E13-5.0E13의 도즈량으로 주입하고, 상기 N-채널 깊은 임플란트는 보론(boron)을 60KeV-400KeV 에너지에서 5.0E11-1.0E13/㎠의 도즈량으로 이온주입한다.The P-WELL implant 9 injects boron at an dose of 1.0E13-5.0E13 at an energy of 400 KeV-1MeV, and the N-channel deep implant is 5.0E11-1.0 at 60KeV-400KeV energy. Ion implantation is carried out at a dose of E13 / cm 2.
제10도는 상기 P-WELL 임플란트 마스크(8)을 제거하고, 임플란트 된 불순물들을 활성화 시키기 위하여 800-1100의 온도에서 30분-2시간 동안 질소 분위기에서 열처리한 다음, 상기 제1완충 산화막(3)을 제거한 후, 제2 완충 산화막(11)을 형성하고, 블란켓 Vt 임플란트(12) 즉, 보론을 10-60KeV의 에너지로 3.0E11-5.0E12/㎠ 의 도즈량으로 이온주입한다. 그리고, P-채널 Vt 임플란트와 셀 영역의 Vt 임플란트 마스크(13)를 감광막으로 형성하고, 보론을 10-60KeV의 에너지에서 5.0E11-1.0E13/㎠의 도즈량으로 이온주입한 것을 도시한 단면도이다.10 illustrates the removal of the P-WELL implant mask 8 and the activation of implanted impurities 800-1100. After the heat treatment in a nitrogen atmosphere for 30 minutes-2 hours at a temperature of 30 minutes, the first buffer oxide film 3 is removed, a second buffer oxide film 11 is formed, and the blanket Vt implant 12, that is, boron Ion implantation is carried out at a dose of 3.0E11-5.0E12 / cm 2 with an energy of 10-60 KeV. A cross-sectional view showing that the P-channel Vt implant and the Vt implant mask 13 in the cell region are formed as a photosensitive film, and the boron is ion implanted at a dose of 5.0E11-1.0E13 / cm 2 at an energy of 10-60 KeV. .
제11도는 상기 임플란트 마스크(13)와 제2 완충 산화막(11)을 제거하고, N웰 쪽과 P-웰 쪽에 각각 게이트 산화막(15)과 게이트전극(16) 및 게이트 폴리산화막(17)을 차례로 형성하고, 전 표면에 N형 저농도로 불술물을 이온주입하여 LDD 확산영역(18)을 형성하고, 게이트 전극(16)의 측벽에 스페이서 산화막(19)을 형성한 단면도이다.FIG. 11 illustrates removing the implant mask 13 and the second buffer oxide film 11, and sequentially turning the gate oxide film 15, the gate electrode 16, and the gate polyoxide film 17 on the N well side and the P-well side, respectively. A cross-sectional view of the LDD diffusion region 18 formed by implanting impurities in an N-type low concentration on the entire surface, and forming a spacer oxide film 19 on the sidewall of the gate electrode 16.
제12도는 상기 N웰과 P웰에 각각 반대 타입의 고농도 불순물을 주입하여 소오스/드레인(21,23)을 각각 형성하고, 어닐링한 것을 도시한 단면도이다.12 is a cross-sectional view showing the source / drain 21 and 23 formed by annealing the N well and the P well with high concentration impurities of opposite types, respectively.
상기한 본 발명은 N-WELL 임플란트, P-채널 필드 스톱 임플란트, P-채널 깊은 임플란트, P-WELL 임플란트, N-채널 깊은 임플란트의 주입시에 주입 각도를 0-9˚로 한다. 이것은 마스크로 사용되는 감광막의 두께가 3이므로 9˚이상의 경사 주입을 하는 경우에는 원하지 않는 곳에 임플란트 되는 영역이 커져 문제가 발생될 수가 있다.In the present invention described above, the implant angle is 0-9 ° when the N-WELL implant, the P-channel field stop implant, the P-channel deep implant, the P-WELL implant, and the N-channel deep implant are injected. This is the thickness of the photoresist film used as a mask Therefore, when inclined injection of 9˚ or more, the problem may occur because the implanted area becomes large.
상기 소오스/드레인을 형성하여 PMOS의 버리드 채널을 형성할 때 채널이 형성되는 위치를 표면으로부터 0.1-0.15이내로 형성한다.When forming the source / drain to form the buried channel of the PMOS, the position where the channel is formed is 0.1-0.15 from the surface. Form within.
본 발명의 다른 실시예는 PMOS 특성 안정화를 위하여 P-채널 Vt 임플란트를 주입하기전에 채널 영역 프로파일을 완만하게 하기 위하여 상기한 제10도의 공정에서 800-1100의 온도에서 30분-2시간 동안 질소 분위기에서 열처리하는 대신에 1150의 온도에서 약 30분 정도 열처리할 수가 있다.Another embodiment of the present invention is directed to 800-1100 in the process of FIG. Instead of heat-treating in nitrogen atmosphere for 30 minutes-2 hours at the temperature of 1150 The heat treatment can be performed at about 30 minutes.
상기한 본 발명에 의하면 P-WELL 임플란트 마스크 또는 N-WELL 임플란트 마스크를 이용하여 WELL 임플란트, 채널 Vt 임플란트, 채널 필드 스톱 임플란트를 이온 주입함으로 인하여 종래기술보다 마스크 공정을 간단하게 할 수가 있으며, WELL 임플란트를 고에너지를 가지고 이온주입하여 적절한 깊이 까지 WELL을 형성하면서 종래와 같이 WELL 드라이브 인 공정을 장시간 진행하지 않아도 됨으로 인하여 공정 시간을 단축 시키면서 주입되는 임플란트의 프로파일을 적절히 하여 소자 특성을 보다 향상 시킬수 있다.According to the present invention described above, by using a P-WELL implant mask or an N-WELL implant mask, ion implantation of a WELL implant, a channel Vt implant, and a channel field stop implant makes the mask process simpler than the prior art, and the WELL implant By implanting the ion with high energy to form the WELL to the proper depth, the WELL drive-in process does not have to be performed for a long time as in the prior art, thereby shortening the process time and improving the device characteristics by appropriately implanting the implant profile.
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