KR100219479B1 - A static random access memory device and fabrication method of the same - Google Patents
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Abstract
트랜치 소자 분리 방법을 이용하여 집적도를 증가시키면서, 불순물 영역 사이의 연결에 필요한 영역을 최소화시킨 스태틱 랜덤 액세스 메모리 장치 및 그 제조 방법에 대하여 설명한다. 본 발명은 상기 반도체 기판에 인접하여 형성된 n웰 영역 및 p웰 영역과, 상기 n웰 영역 및 상기 p웰 영역에 접촉하여 형성된 트렌치와, 트렌치를 채우는 절연막과, 상기 트렌치에 의해서 상기 n웰 영역과 전기적으로 분리되어 상기 p웰 영역 내에 형성된 n+불순물 영역과, 상기 트렌치에 의해서 상기 p웰 영역과 전기적으로 분리되어 상기 n웰 영역 내에 형성된 상기 p+불순물 영역과, 절연막 상에 형성되고 상기 트렌치 상부의 일부분을 도전 물질층으로 채워서 상기 n+ 불순물 영역 및 상기 p+ 불순물 영역만을 전기적으로 연결하는 연결부를 포함하는 스태틱 랜덤 액세스 메모리 장치이다. 본 발명에 의해서 집적도를 충분히 증가시키면서, 반도체 기판에 형성된 CMOS SRAM을 용이하게 구현할 수 있다.A static random access memory device and a method of fabricating the same, which increase the degree of integration using a trench isolation method and minimize a region required for connection between impurity regions, will be described. The present invention provides an n well region and a p well region formed adjacent to the semiconductor substrate, a trench formed in contact with the n well region and the p well region, an insulating film filling a trench, and the n well region formed by the trench. An n + impurity region electrically separated and formed in the p well region, the p + impurity region electrically separated from the p well region by the trench and formed in the n well region, a portion of an upper portion of the trench formed on an insulating film Is filled with a conductive material layer to electrically connect only the n + impurity region and the p + impurity region. According to the present invention, it is possible to easily implement a CMOS SRAM formed on a semiconductor substrate while sufficiently increasing the degree of integration.
Description
제1도는 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터를 이용한 SRAM 셀의 등가 회로도이다.1 is an equivalent circuit diagram of an SRAM cell using a complementary metal oxide semiconductor (CMOS) transistor.
제2도는 본 발명에 의하여 형성된 SRAM에서 트렌치 소자 분리 방법을 이용하여 NMOS 트랜지스터와 PMOS 트랜지스터가 연결되는 부분을 보여주는 평면 배치도(layout)이다.FIG. 2 is a planar layout showing a portion in which an NMOS transistor and a PMOS transistor are connected by using a trench isolation method in an SRAM formed by the present invention.
제3도는 제2도에서 AA'선을 따라 절단한 부분의 단면도이다.3 is a cross-sectional view taken along the line AA ′ of FIG. 2.
제4도 내지 제12도는 본 발명에 의해서 트렌치 소자 분리 방법을 적용한 SRAM 셀의 제조 방법을 순서대로 보여주는 단면도들이다.4 through 12 are cross-sectional views sequentially illustrating a method of manufacturing an SRAM cell to which a trench device isolation method is applied according to the present invention.
＊ 도면의 주요부분에 대한 부호의 설명＊ Explanation of symbols on main parts of drawing
21, 41 : p형 반도체 기판 23, 43 : n웰 영역21, 41 p-type semiconductor substrate 23, 43: n well region
25, 45 : p웰 영역 27, 47 : p+ 불순물 영역25, 45: p well region 27, 47: p + impurity region
29, 49 : n+ 불순물 영역 31, 51 : 트렌치29, 49: n + impurity region 31, 51: trench
33, 59 : 연결부 53 : 절연막33, 59: connection part 53: insulating film
55 : 식각 저지 절연막 57 : 도전 물질층55 etch stop insulating film 57 conductive material layer
본 발명은 스태틱 랜덤 액세스 메모리 장치 및 그 제조 방법에 관한 것으로, 특히 트렌치 소자 분리 방법을 이용하여 집적도를 증가시킨 스태틱 랜덤 액세스 메모리 장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a static random access memory device and a method of manufacturing the same, and more particularly, to a static random access memory device having an increased degree of integration using a trench isolation method and a method of manufacturing the same.
종래에 스태틱 랜덤 액세스 메모리(Static Random Access Memory, 이하 'SRAM'이라 부른다) 장치의 메모리 셀을 구성하는 부하 소자로써 디플리션형 NMOS 트랜지스터를 사용하는 경우도 있지만, 그 소비 전력이 매우 크기 때문에 오늘날 거의 사용하지 않으며, 대신에 소비 전력이 낮고 제작이 간편한 고저항의 다결정 실리콘을 사용하는 것이 주류를 이루어 왔다. 메모리 용량이 더욱 증가되고, 요구되는 저항값이 점점 높아짐에 따라 메모리 셀에서 부하 소자를 통해 공급되는 전류(load current)와 셀의 노드(node)에서의 누설 전류(leakage current)와의 차이가 줄어들어 메모리 장치의 제조 수율을 떨어뜨리는 요인이 되는바, 이러한 문제를 해결하기 위하여 PMOS 박막 트랜지스터(Thin Film Transistor, 이하 'TFT'라고 부른다)를 부하 소자로 사용하는 SRAM이 개발되어 있다.Conventionally, a depletion-type NMOS transistor is used as a load element constituting a memory cell of a static random access memory (SRAM) device. It has been the mainstream to use high-resistance polycrystalline silicon that is not used and has low power consumption and is easy to manufacture. As the memory capacity increases further and the required resistance increases, the difference between the load current supplied from the load cell in the memory cell and the leakage current at the node of the cell decreases. In order to solve the problem, an SRAM using a PMOS thin film transistor (hereinafter referred to as a TFT) as a load device has been developed.
그러나, SRAM의 집적도 증가와 함께 소비 전력의 감소와 고속화에 대한 요구가 증가함에 따라 메모리 셀의 부하 소자로서 TFT를 사용하는 것보다는 반도체 기판에 형성된 기판 트랜지스터를 사용하는 것이 바람직하다.However, it is preferable to use a substrate transistor formed in a semiconductor substrate rather than using a TFT as a load element of a memory cell as the demand for reducing power consumption and speeding up with increasing integration of SRAM increases.
제1도는 CMOS(Complementary Metal Oxide Semicomductor)트랜지스터를 이용한 SRAM 셀의 등가 회로도이다.1 is an equivalent circuit diagram of an SRAM cell using a complementary metal oxide semicomductor (CMOS) transistor.
상세하게, SRAM은 상기 셀을 수 백만 개 집적하여 형성된다. 상기 SRAM 셀은 네 개의 N 채널 트랜지스터와 두 개의 p 채널 트랜지스터를 포함한다. 이때 상기 p 채널 트랜지스터는 상기 n 채널 트랜지스터는 구동 트랜지스터(2,4) 및 전송 트랜지스터(6, 8)로 동작한다.Specifically, SRAM is formed by integrating millions of cells. The SRAM cell includes four N-channel transistors and two p-channel transistors. In this case, the p-channel transistor operates as the driving transistors 2 and 4 and the transfer transistors 6 and 8.
그런데, 반도체 기판에 CMOS(Complementary Metal Oxide Semiconductor)SRAM 셀을 구현하는 경우 메모리 셀의 구동 트랜지스터와 전송 트랜지스터의 NMOS 트랜지스터가 형성되는 p 웰 영역의 n+ 불순물 영역과 부하 트랜지스터의 PMOS 트랜지스터가 형성된 n 웰 영역의 p+ 불순물 영역에서, 상기 n+ 불순물 영역과 p+ 불순물 영역은 서로 연결되어야 한다. 반면에 상기 p 및 n 웰 영여과 상기 n+ 및 p+ 불순물 영역 사이는 소자 분리 영역에 의해서 서로 전기적으로 분리되어야 한다.However, when implementing a complementary metal oxide semiconductor (CMOS) SRAM cell on a semiconductor substrate, an n + impurity region in a p well region in which a driving transistor of a memory cell and an NMOS transistor of a transfer transistor are formed and an n well region in which a PMOS transistor of a load transistor are formed In the p + impurity region of, the n + impurity region and the p + impurity region should be connected to each other. On the other hand, between the p and n well electrophoresis and the n + and p + impurity regions should be electrically separated from each other by the device isolation region.
이러한 소자 분리 영역을 형성하기 위하여 종래의 경우 LOCOS 또는 SEPOX 방법을 이용하였는데, SRAM 셀에서 이러한 방법에 의한 소자 분리 방법은 큰 소자 분리 영역이 요구되기 때문에 SRAM의 집적도를 한계 이상 증가시키는 것이 불가능하다.In order to form such a device isolation region, a conventional LOCOS or SEPOX method has been used. However, in the SRAM cell, the device isolation method by this method requires a large device isolation region, and thus it is impossible to increase the integration degree of the SRAM beyond the limit.
또한, 이에 대한 대안으로 소자 분리 영역을 감소시키기 위하여 트렌치 소자 분리 방법을 이용하는 경우도 있지만, 상기 n+ 불순물 영역과 상기 p+ 불순물 영역 사이의 전기적 연결을 위한 공정에 의하여 셀의 크기가 증가하여 집적도의 증가에 어려움이 따른다.Alternatively, a trench isolation method may be used to reduce the isolation region, but the cell size is increased by a process for electrical connection between the n + impurity region and the p + impurity region. Comes with difficulty.
따라서, 본 발명의 목적은 트렌치 소자 분리 방법을 이용하여 집적도를 증가시키면서, 불순물 영역 사이의 연결에 필요한 영역을 최소화시킨 스태틱 랜덤 액세스 메모리 장치를 제공하는 것이다.Accordingly, an object of the present invention is to provide a static random access memory device which minimizes a region required for connection between impurity regions while increasing the degree of integration using a trench element isolation method.
상기 목적을 달성하기 위하여 본 발명은,The present invention to achieve the above object,
반도체 기판에 형성된 CMOS 구조를 가지는 스태틱 랜덤 액세스 메모리 장치에 있어서,A static random access memory device having a CMOS structure formed on a semiconductor substrate,
상기 반도체 기판에 형성된 제1 도전형 웰 영역;A first conductivity type well region formed in the semiconductor substrate;
상기 제1 도전형 웰 영역에 인접하여 형성된 상기 제1 도전형과 반대의 도전형인 제2 도전형 웰 영역;A second conductivity type well region opposite to the first conductivity type formed adjacent to the first conductivity type well region;
상기 제1 도전형 웰 영역과 상기 제2 도전형 웰 영역이 인접한 경계 부분에서 상기 제1 도전형 웰 영역 및 상기 제2 도전형 웰 영역에 접촉하여 형성된 트렌치;A trench formed in contact with the first conductivity type well region and the second conductivity type well region at a boundary portion between the first conductivity type well region and the second conductivity type well region;
상기 트렌치에 의해서 상기 제1 도전형 웰 영역과 전기적으로 분리되어 상기 제2 도전형 웰 영역 내에 형성된 제1 도전형 불순물 영역;A first conductivity type impurity region electrically separated from the first conductivity type well region by the trench and formed in the second conductivity type well region;
상기 트렌치에 의해서 상기 제2 도전형 웰 영역과 전기적으로 분리되어 상기 제1 도전형 웰 영역 내에 형성된 상기 제2 도전형 불순물 영역; 및The second conductivity type impurity region electrically separated from the second conductivity type well region by the trench and formed in the first conductivity type well region; And
상기 제1 불순물 영역 및 상기 제2 불순물 영역 보다 얕은 상기 트렌치 상부의 일부분을 도전 물질층으로 채워서 상기 제1 도전형 불순물 영역 및 상기 제21 도전형 불순물 영역만을 전기적으로 연결하는 연결부를 포함하는 것을 특징으로 하는 스태틱 랜덤 액세스 메모리 장치를 제공한다.And a connection part which fills a portion of the trench shallower than the first impurity region and the second impurity region with a conductive material layer to electrically connect only the first conductivity type impurity region and the twenty-first conductivity type impurity region. A static random access memory device is provided.
바람직하게는, 상기 트렌치의 깊이는 상기 제1 도전형 웰 영역 또는 상기 제2 도전형 웰 영역의 깊이 보다 작고, 상기 도전 물질층은 불순물을 포함하는 다결정 실르콘 또는 실리사이드로 형성된다.Preferably, the depth of the trench is smaller than the depth of the first conductivity type well region or the second conductivity type well region, and the conductive material layer is formed of polycrystalline silicon or silicide containing impurities.
또한 본 발명은,In addition, the present invention,
반도체 기판에 형성된 CMOS 구조를 가지는 반도체 장치에 있어서,In a semiconductor device having a CMOS structure formed on a semiconductor substrate,
상기 반도체 기판에 형성된 제1 도전형 웰 영역;A first conductivity type well region formed in the semiconductor substrate;
상기 제1 도전형 웰 영역에 인접하여 형성된 상기 제1 도전형과 반대의 도전형인 제2 도전형 웰 영역;A second conductivity type well region opposite to the first conductivity type formed adjacent to the first conductivity type well region;
상기 제1 도전형 웰 영역과 상기 제2 도전형 웰 영역이 인접한 경계 부분에서 상기 제1 도전형 웰 영역 및 상기 제2 도전형 웰 영역에 접촉하여 형성된 트렌치;A trench formed in contact with the first conductivity type well region and the second conductivity type well region at a boundary portion between the first conductivity type well region and the second conductivity type well region;
상기 트렌치에 의해서 상기 제1 도전형 웰 영역과 전기적으로 분리되어 상기 제2 도전형 웰 영역 내에 형성된 제1 도전형 불순물 영역;A first conductivity type impurity region electrically separated from the first conductivity type well region by the trench and formed in the second conductivity type well region;
상기 트렌치에 의해서 상기 제2 도전형 웰 영역과 전기적으로 분리되어 상기 제1 도전형 웰 영역 내에 형성된 상기 제2 도전형 불순물 영역; 및The second conductivity type impurity region electrically separated from the second conductivity type well region by the trench and formed in the first conductivity type well region; And
상기 제1 불순물 영역 및 상기 제2 불순물 영역 보다 얕은 상기 트렌치 상부의 일부분을 도전 물질층으로 채워서 상기 제1 도전형 불순물 영역 및 상기 제2 도전형 불순물 영역만을 전기적으로 연결하는 연결부를 포함하는 것을 특징으로 하는 반도체 장치를 제공한다.And a connecting portion filling a portion of the upper portion of the trench shallower than the first impurity region and the second impurity region with a conductive material layer to electrically connect only the first conductivity type impurity region and the second conductivity type impurity region. A semiconductor device is provided.
상기 다른 목적을 달성하기 위하여 본 발명은,In order to achieve the above another object, the present invention,
반도체 기판에 형성된 CMOS 구조를 가지는 스태틱 랜덤 액세스 메모리 장치의 제조 방법에 있어서,In the method of manufacturing a static random access memory device having a CMOS structure formed on a semiconductor substrate,
상기 반도체 기판에 제1 도전형 웰 영역을 형성하는 단계;Forming a first conductivity type well region in the semiconductor substrate;
상기 제1 도전형 웰 영역에 인접하여 상기 제1 도전형과 방대의 도전형인 제2 도전형 웰 영역을 형성하는 단계;Forming a second conductivity type well region adjacent to the first conductivity type well region, the second conductivity type well region being the first conductivity type and the large conductivity type;
상기 제1 도전형 웰 영역과 상기 제2 도전형 불순물 영역의 사이 및 상기 제2 도전형 웰 영역과 상기 제1 도전형 불순물 영역의 사이를 전기적으로 분리하는 트렌치를 형성하는 단계;Forming a trench electrically separating between the first conductivity type well region and the second conductivity type impurity region and between the second conductivity type well region and the first conductivity type impurity region;
상기 트렌치 내부를 절연막으로 매몰하는 단계;Embedding the inside of the trench with an insulating film;
상기 제1 도전형 웰 영역과 상기 제2 도전형 웰 영역이 인접한 경계 부분에서 상기 제2 도전형 웰 영역에 제1 도전형 불순물 영역을 형성하는 단계;Forming a first conductivity type impurity region in the second conductivity type well region at a boundary portion between the first conductivity type well region and the second conductivity type well region;
상기 제1 도전형 불순물 영역과 인접하여 상기 제1 도전형 웰 영역에 제2 도전형 불순물 영역을 형성하는 단계;Forming a second conductivity type impurity region in the first conductivity type well region adjacent to the first conductivity type impurity region;
상기 반도체 기판의 전면에 식각 저지 절연막을 형성하는 단계;Forming an etch stop insulating film on the entire surface of the semiconductor substrate;
사진 식각 공정을 이용하여 상기 트렌치 입구의 일부분과 상기 제1 도전형 불순물 영역 및 상기 제2 도전형 불순물 영역의 일부분이 연결되어 노출되도록 상기 식각 저지 절연막을 식각하는 단계;Etching the etch stop insulating layer such that a portion of the trench inlet, a portion of the first conductivity type impurity region and a second conductivity type impurity region are connected and exposed using a photolithography process;
노출된 상기 트렌치 입구를 통하여 상기 트렌치 내부의 상기 절연막을 상기 제1 도전형 불순물 영역 및 상기 제2 도전형 불순물 영역의 깊이 보다 얕게 식각하는 단계;Etching the insulating layer inside the trench to be shallower than a depth of the first conductivity type impurity region and the second conductivity type impurity region through the exposed trench inlet;
상기 결과물의 전면에 도전 물질층을 증착하는 단계; 및Depositing a conductive material layer on the entire surface of the resultant product; And
상기 도전 물질층을 평탄화하여 상기 트렌치 내부에만 상기 도전 물질층을 남겨서 상기 제1 도전형 불순물 영역 및 상기 제2 도전형 불순물 영역을 연결하는 단계를 포함하는 것을 특징으로 하는 스태틱 랜덤 액세스 메모리 장치의 제조 방법을 제공한다.Manufacturing the static random access memory device by planarizing the conductive material layer to connect the first conductivity type impurity region and the second conductivity type impurity region to leave the conductive material layer only in the trench. Provide a method.
바람직하게는, 상기 제1 도전형 불순물 영역과 상기 제2 도전형 불순물 영역 거리는 상기 트렌치의 크기 범위에서 떨어져서 형성된다.Preferably, the distance between the first conductivity type impurity region and the second conductivity type impurity region is formed away from the size range of the trench.
또한, 상기 트렌치의 깊이는 상기 제1 도전형 웰 영역 또는 상기 제2 도전형 웰 영역의 깊이 보다 작고, 상기 도전 물질층은 불순물을 포함하는 다결정 실리콘 또는 실리사이드로 형성된다.In addition, the depth of the trench is smaller than the depth of the first conductivity type well region or the second conductivity type well region, and the conductive material layer is formed of polycrystalline silicon or silicide containing impurities.
그리고, 상기 도전 물질층은 에치백 방법 또는 화학 기계적 폴리싱 방법으로 평탄화시킨다.The conductive material layer is planarized by an etch back method or a chemical mechanical polishing method.
본 발명에 있어서 집적도를 충분히 증가시키면서, 반도체 기판에 형성된 CMOS SRAM을 용이하게 구현할 수 있다.In the present invention, the CMOS SRAM formed on the semiconductor substrate can be easily implemented while sufficiently increasing the degree of integration.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제2도 및 제3도는 본 발명에 의하여 형성된 SRAM에서 트렌치 소자 분리 방법을 이용하여 NMOS 트랜지스터와 PMOS 트랜지스터가 연결되는 부분을 보여주는 평면 배치도(layout) 및 단면도로서, 제3도는 제2도에서 AA' 선을 따라 절단한 부분의 단면을 보여준다.2 and 3 are planar layouts and cross-sectional views showing a portion where an NMOS transistor and a PMOS transistor are connected by using a trench isolation method in an SRAM formed by the present invention, and FIG. 3 is AA ′ in FIG. Shows the cross section of the cut along the line.
상세하게 설명하면, p형 반도체 기판(21)에 형성된 n 웰 영역(23)과 p 웰 영역(25)이 서로 인접하여 형성되어 있다. 상기 n 웰 영역(23)과 상기 p 웰 영역(25)이 서로 인접한 경계 부분에서 상기 n 웰 영역(23)과 상기 p 웰 영역(25)이 접촉하여 트렌치(31)가 형성되어 있다.In detail, the n well region 23 and the p well region 25 formed in the p-type semiconductor substrate 21 are formed adjacent to each other. The trench 31 is formed by contacting the n well region 23 and the p well region 25 at a boundary portion where the n well region 23 and the p well region 25 are adjacent to each other.
상기 n 웰 영역(23)과 상기 p 웰 영역(25)이 인접한 부분에서 상기 n 웰 영역(23) 내에 형성된 p+ 불순물 영역(27)과 상기 p 웰 영역(25)내에 형성된 n+ 불순물 영역(29)이 서로 상기 트렌치(31)에 접촉하고, 상기 p+ 불순물 영역(27)과 상기 p 웰 영역(25) 사이 및 상기 n+ 불순물 영역(29)과 상기 n 웰 영역(23) 사이는 상기 트렌치(31)에 의해서 전기적으로 분리되어 있다.The p + impurity region 27 formed in the n well region 23 and the n + impurity region 29 formed in the p well region 25 in a portion where the n well region 23 and the p well region 25 are adjacent to each other. The trench 31 is in contact with each other and between the p + impurity region 27 and the p well region 25 and between the n + impurity region 29 and the n well region 23. Electrically separated by
그리고, 상기 트렌치(31)의 내부는 절연막에 의해서 채워지고, 상기 트렌치(31) 상부의 일부분에 상기 p+ 불순물 영역(27) 및 상기 n+ 불순물 영역(29) 보다 깊지 않게 형성된 연결부(33)는 도전 물질층으로 채워져서 상기 p+ 불순물 영역(27) 및 상기 n+ 불순물 영역(29) 만을 전기적으로 연결한다. 이때, 상기 연결부(33)를 채우는 도전 물질층은 불순물을 포함하는 다결정 실리콘막 또는 실리사이드를 사용한다.In addition, the inside of the trench 31 is filled with an insulating film, and the connection part 33 formed at a portion of the upper portion of the trench 31 not deeper than the p + impurity region 27 and the n + impurity region 29 is electrically conductive. It is filled with a material layer to electrically connect only the p + impurity region 27 and the n + impurity region 29. In this case, the conductive material layer filling the connection part 33 uses a polycrystalline silicon film or silicide containing impurities.
본 발명에 의해서 형성된 SRAM은 상기 p+ 불순물 영역과 상기 p 웰 영역 사이 및 상기 n+불순물 영역과 상기 n 웰 영역 사이는 트렌치를 이용하여 소자 분리한다. 또한, 상기 트렌치의 상부에서 상기 트렌치 내에 형성된 상기 연결부에 의해서 p+ 불순물 영역 및 상기 n+ 불순물 영역을 전기적으로 연결하기 때문에 상기 연결부의 형성을 위하여 여분의 공간이 필요하기 않고 사진 공정의 한계가 허용하는 범위에서 작게 형성할 수 있다.In the SRAM formed by the present invention, device isolation is performed between the p + impurity region and the p well region and between the n + impurity region and the n well region using a trench. In addition, since the p + impurity region and the n + impurity region are electrically connected by the connecting portion formed in the trench at the upper portion of the trench, an extra space is not required for forming the connecting portion, and the limit of the photolithography process is allowed. It can be formed small.
따라서, 본 발명에 의해서 집적도를 충분히 증가시키면서, 반도체 기판에 형성된 CMOS SRAM 셀을 구현할 수 있다.Accordingly, the present invention can realize a CMOS SRAM cell formed in a semiconductor substrate while sufficiently increasing the degree of integration.
그리고, 본 발명의 이러한 구조는 그 적용이 CMOS SRAM 셀에만 한정되는 것이 아니고, CMOS 구조를 가지는 모든 반도체 장치에서 집적도를 증가시키기 위하여 적용될 수 있는 장점을 가진다.And, this structure of the present invention has the advantage that the application is not limited to the CMOS SRAM cell, but can be applied to increase the degree of integration in all semiconductor devices having the CMOS structure.
그러면, 본 발명에 의해서 형성된 SRAM 셀의 제조 방법을 설명한다.Next, the manufacturing method of the SRAM cell formed by this invention is demonstrated.
제4도 내지 제12도는 본 발명에 의해서 트렌치 소자 분리 방법을 적용한 SRAM 셀의 제조 방법을 순서대로 보여주는 단면도들이다.4 through 12 are cross-sectional views sequentially illustrating a method of manufacturing an SRAM cell to which a trench device isolation method is applied according to the present invention.
제4도는 p형 반도체 기판(41)에 각각 PMOS 트랜지스터 및 NMOS 트랜지스터가 형성될 n 웰 영역(43)과 p 웰 영역(45)을 서로 인접하게 형성하는 단계를 나타낸다.4 shows forming the n well region 43 and the p well region 45 adjacent to each other in the p-type semiconductor substrate 41 where the PMOS transistor and the NMOS transistor are to be formed, respectively.
제5도는 트렌치(51)을 형성하는 단계를 나타내는 단면도이다. 구체적으로 설명하면, 상기 p웰 영역(45) 및 상기 n웰 영역(43)이 형성된 반도체기판 전면에 패드산화막(도시하지 않음) 및 패드질화막(도시하지 않음)을 차례로 형성한다. 상기 패드질화막 및 패드산화막을 연속적으로 패터닝하여 p웰 영역(45) 및 n웰 영역(43)이 서로 접하는 경계 영역을 노출시킨다. 상기 노출된 n웰 영역(43) 및 p웰 영역(45)을 건식 식각하여 상기 n웰 영역(43) 및 p웰 영역(45)의 깊이보다 얕은 트렌치(51)를 형성한다. 이어서, 상기 패드질화막 및 패드산화막을 제거한다. 여기서, 상기 패드산화막 및 패드질화막은 후속공정에서 트렌치(51) 내부를 채우는 절연막(53)을 형성한 후에 제거할 수도 있다.5 is a cross-sectional view illustrating the step of forming the trench 51. Specifically, a pad oxide film (not shown) and a pad nitride film (not shown) are sequentially formed on the entire surface of the semiconductor substrate on which the p well region 45 and the n well region 43 are formed. The pad nitride film and the pad oxide film are successively patterned to expose a boundary region where the p well region 45 and the n well region 43 contact each other. The exposed n well region 43 and the p well region 45 are dry etched to form a trench 51 that is shallower than the depth of the n well region 43 and the p well region 45. Subsequently, the pad nitride film and the pad oxide film are removed. Here, the pad oxide film and the pad nitride film may be removed after forming the insulating film 53 filling the inside of the trench 51 in a subsequent step.
제6도를 참조하면, 상기 트렌치(51)가 형성된 반도체기판 전면에 상기 트렌치(51)를 채우는 절연막(52), 예컨대 실리콘산화막으로 형성한다. 상기 실리콘산화막으로는 단차도포성이 우수한 CVD산화막으로 형성하는 것이 바람직하다.Referring to FIG. 6, an insulating film 52 filling the trench 51 is formed on the entire surface of the semiconductor substrate on which the trench 51 is formed, for example, a silicon oxide film. As the silicon oxide film, it is preferable to form a CVD oxide film having excellent step coverage.
제7도를 참조하면, 상기 반도체기판이 노출될 때까지 상기 절연막(52)을 에치백 방법이나 화학기계적 폴리싱 방법으로 식각하여 트렌치(51) 내부에 절연막(53)을 형성한다. 이때, 제5도에서 트렌치(51)를 선택적으로 형성할 때 사용된 패드산화막 및 패드질화막이 잔존하는 경우에는 상기 패드질화막이 노출된다. 따라서, 상기 트렌치(51) 내부를 채우는 절연막(53)을 형성한 후에 패드질화막 및 패드산화막을 제거한다.Referring to FIG. 7, the insulating film 52 is etched by an etch back method or a chemical mechanical polishing method until the semiconductor substrate is exposed to form an insulating film 53 inside the trench 51. In this case, when the pad oxide film and the pad nitride film used to selectively form the trench 51 in FIG. 5 remain, the pad nitride film is exposed. Therefore, after the insulating film 53 filling the inside of the trench 51 is formed, the pad nitride film and the pad oxide film are removed.
제8도를 참조하면, 상기 트렌치(51)와 인접한 p웰 영역(45) 표면에 선택적으로 n+불순물 영역(49)을 형성하고, 상기 트렌치(51)와 인접한 n웰 영역(43) 표면에 선택적으로 p+불순물 영역(47)을 형성한다. 상기 n+불순물 영역(49) 및 p+불순물 영역(47)은 트렌치(51)보다 얕게 형성한다. 상기 n+불순물 영역(49) 및 p+불순물 영역(47)은 각각 p웰 영역(45)에 형성되는 NMOS 트랜지스터의 드레인 영역(또는 소오스 영역) 및 n웰 영역(43)에 형성되는 PMOS 트랜지스터의 드레인 영역(또는 소오스 영역)에 해당한다. 따라서, 상기 n+불순물 영역(49) 및 p+불순물 영역(47)은 트렌치(51) 내부를 채우는 절연막(53)에 의해 전기적으로 분리된다. 또한, 상기 p+불순물 영역(47)과 상기 p 웰 영역(45) 사이 및 상기 n+불순물 영역(49)과 상기 n 웰 영역(43) 사이도 상기 트렌치(51)에 의해서 전기적으로 분리된다.Referring to FIG. 8, n + impurity regions 49 are selectively formed on a surface of the p well region 45 adjacent to the trench 51, and n surface regions of the n well region 43 adjacent to the trench 51 are formed. Optionally, p + impurity region 47 is formed. The n + impurity region 49 and the p + impurity region 47 are formed to be shallower than the trench 51. The n + impurity region 49 and the p + impurity region 47 are formed in the drain region (or source region) of the NMOS transistor formed in the p well region 45 and the PMOS transistor formed in the n well region 43, respectively. It corresponds to a drain region (or source region). Accordingly, the n + impurity region 49 and the p + impurity region 47 are electrically separated by an insulating layer 53 filling the inside of the trench 51. In addition, the trench 51 may also be electrically separated between the p + impurity region 47 and the p well region 45 and between the n + impurity region 49 and the n well region 43.
제9도를 참조하면, 상기 n+불순물 영역(49) 및 p+불순물 영역(47)이 형성된 결과물 전면에 식각 저지 절연막(55)을 형성한다. 상기 식각 저지 절연막(55)은 실리콘산화막 또는 실리콘질화막과 같은 절연막으로 형성하는 것이 바람직하다.Referring to FIG. 9, an etch stop insulating layer 55 is formed on the entire surface of the resultant product having n + impurity regions 49 and p + impurity regions 47 formed thereon. The etch stop insulating film 55 may be formed of an insulating film such as a silicon oxide film or a silicon nitride film.
제10도를 참조하면, 상기 식각 저지 절연막(55)을 패터닝하여 상기 트렌치(51) 내부의 절연막(53)을 노출시킨다. 계속해서, 상기 노출된 절연막(53)의 상부를 식각하여 n+불순물 영역(49) 및 p+불순물 영역(47)의 측벽을 노출시킨다. 이때, 상기 절연막(53)이 식각되는 깊이는 n+불순물 영역(49) 및 p+불순물 영역(47)의 깊이보다 얕게 조절하는 것이 바람직하다.Referring to FIG. 10, the etch stop insulating layer 55 is patterned to expose the insulating layer 53 inside the trench 51. Subsequently, an upper portion of the exposed insulating layer 53 is etched to expose sidewalls of the n + impurity region 49 and the p + impurity region 47. In this case, the depth at which the insulating layer 53 is etched is preferably controlled to be shallower than the depth of n + impurity region 49 and p + impurity region 47.
제11도는 상기 절연막(53)이 식각된 상기 트렌치(51) 내부가 매몰될 수 있도록 상기 결과물의 전면에 도전 물질층(57)을 증착하는 단계를 나타낸다. 이때, 상기 도전 물질층(57)은 불순물을 포함하는 다결정 실리콘 또는 실리사이드로 형성된다.FIG. 11 illustrates depositing a conductive material layer 57 on the entire surface of the resultant material so that the inside of the trench 51 where the insulating film 53 is etched may be buried. In this case, the conductive material layer 57 is formed of polycrystalline silicon or silicide containing impurities.
제12도에서는 상기 도전 물질층(57)을 에치백 방법이나 화학 기계적 폴리싱 방법으로 식각하여 상기 트렌치(51) 내부에만 상기 도전 물질층(57)을 남겨서 상기 p+불순물 영역(47) 및 상기 n+불순물 영역(47)만을 전기적으로 연결하는 연결부(59)를 형성한다.In FIG. 12, the conductive material layer 57 is etched by an etch back method or a chemical mechanical polishing method to leave the conductive material layer 57 only in the trench 51 to form the p + impurity region 47 and the n. + A connecting portion 59 is formed to electrically connect only the impurity region 47.
상기 제4도 내지 상기 제12도의 과정에 의해서 본 발명의 SRAM을 용이하게 형성할 수 있다.The SRAM of the present invention can be easily formed by the process of FIGS. 4 to 12.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.As mentioned above, although this invention was demonstrated concretely through the Example, this invention is not limited to this, A deformation | transformation and improvement are possible with the conventional knowledge in the art within the technical idea of this invention.
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