KR100218259B1 - 고내압 절연 구조를 가지는 반도체 패키지 - Google Patents
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Abstract
본 발명은 반도체 패키지에 있어서, 특히 하나의 리드 프레임에 복수의 반도체 칩을 부착하여 형성되는 반도체 패키지에 있어서, 더욱 상세히 말하자면, 상기 반도체 칩 중 하나 이상의 반도체 칩을 상기 리드 프레임에 절연 물질을 이용하여 부착하여 형성되는 반도체 패키지에 있어서, 상기 하나 이상의 반도체 칩의 밑면에는 절연막이 형성되어 있으며, 상기 절연막이 형성된 반도체 칩은 상기 절연 물질을 이용하여 상기 리드프레임에 부착되어 있으며, 또한 상기 리드 프레임상의 절연 물질 부착 부분을 둘러싸는 부분에는 소정 폭 및 소정 깊이의 홈이 형성되어 있는 것을 특징으로 한다.
Description
본 발명은 반도체 패키지에 관한 것으로서, 특히 하나의 리드 프레임에 복수의 반도체 칩을 접착하여 형성되는 반도체 패키지, 더욱 상세히 말하자면 상기 반도체 칩 중 하나 이상의 반도체 칩을 상기 리드 프레임에 절연 물질을 이용하여 접착하여 형성되는 반도체 패키지에 관한 것이다,
하나 이상의 반도체 칩을 절연 물질을 이용하여 리드 프레임에 접착하여 형성되는 반도체 패키지의 공지예로서, 도 1 과 같이 반도체 스위칭 소자(10)와 상기 스위칭 소자(10)를 제어하는 제어용 집적 회로(20)가 하나의 리드 프레임(30)에 탑재된 반도체 패키지를 들 수 있다.
이 경우에 반도체 스위칭 소자(10)를 리드 프레임(30)에 납땜하고, 제어용 집적 회로(20)를 리드 프레임(30)에 절연 물질을 이용하여 접착시킨다. 여기서 반도체 스위칭 소자(10)가 모스펫인 경우 드레인 단자가 납땜되며, 제어용 집적 회로(20)와 리드프레임(30) 상호간에는 고내압 절연이 요구되므로 절연 물질로서 절연 에폭시를 사용하게 된다. 이 때, 형성된 에폭시막(50)의 내부에 기포(51) 등이 형성될 수 있으며, 이에 의해서 절연이 파괴될 수 있다. 이런 불량은 전체 전원 장치의 동작을 멈추게 한다. 또한 제어용 집적 회로(10)의 전면에 걸쳐 일정한 내압이 나올 수 있도록, 에폭시막(50)의 두께를 일정하게 조절하는 것이 용이하지 않다. 이러한 문제들을 해결하기 위하여 에폭시막(50)과 제어용 집적 회로(20) 사이에 절연지(isolation sheet)를 삽입하는 방법이 있다. 그러나 이 방법은 기존의 반도체 공정 외에 별도의 공정을 요하는 단점이 있다.
반도체 공정 기술의 발전에 따라 반도체 스위칭 소자(10)와 제어용 집적 회로(20)를 하나의 웨이퍼에서 하나의 칩으로 구현하는 스마트 전력 소자 제조 공정이 개발되어 이를 이용한 집적 회로가 출시되고 있다. 그러나, 아직 보편화되지 않은 기술이어서 널리 사용되지는 않고 있고, 집적 회로의 가격이 비싼 편이다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여, 기존의 반도체 공정을 이용하여 반도체 칩과 리드 프레임을 효과적으로 절연함으로써, 고내압 절연 구조를 가지는 반도체 패키지를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 하나의 리드 프레임에 복수의 반도체 칩을 부착하여 형성되는 반도체 패키지에 있어서, 특히 상기 반도체 칩 중 하나 이상의 반도체 칩을 상기 리드 프레임에 절연 물질을 이용하여 부착하여 형성되는 반도체 패키지에 있어서, 상기 하나 이상의 반도체 칩의 밑면에는 절연막이 형성되어 있으며, 상기 절연막이 형성된 반도체 칩은 상기 절연 물질을 이용하여 상기 리드프레임에 부착되어 있으며, 또한 상기 리드 프레임상의 절연 물질 부착 부분을 둘러싸는 부분에는 소정 폭 및 소정 깊이의 홈이 형성되어 있는 것을 특징으로 한다.
도 1 은 종래 기술에 의한, 절연 구조를 가지는 반도체 패키지의 일 예.
도 2 는 본 발명에 의한, 절연 구조를 가지는 반도체 패키지의 일 실시예.
도 3 은 도 2 의 우측 부분의 확대도.
도 4 는 도 3 의 평면도.
이하, 첨부 도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.
본 발명의 일 실시예로서, 도 2 와 같이 하나의 리드 프레임(30)에 반도체 스위칭 소자(10)와 제어용 집적 회로(20)가 부착되어 있는 반도체 패키지를 살펴 보겠다.
제어용 집적 회로(20)의 밑면에는 절연막(21)이 형성되어 있는 데, 이는 제어용 집적 회로(20)의 제조시 웨이퍼 밑면에 기존의 반도체 공정을 이용하여 형성된 것이다. 절연막(21)은 그 막질이 매우 균일하고 그 두께가 일정하며, 그 내부에 기포가 형성될 염려가 거의 없으므로, 절연막(21)이 형성되어 있지 않은 종래 기술에 비해 절연에 있어 효과적이다. 절연막(21)으로서, 실리콘 질화막, 실리콘 산화막, BCB(benzocyclobutane) 코팅막 등을 이용할 수 있다. 상기 절연막(21)들은 온도에 대한 절연 특성이 뛰어나고 견고하다. 실리콘 질화막을 이용하는 경우에는, 제어용 집적 회로(20)의 제조시 실리콘 질화물을 침적시켜서 실리콘 질화막을 형성할 수 있는 데, 이 방법에 의해서 2μm 의 두께를 얻어 내압을 측정한 결과, 800 내지 900 볼트의 고절연 내압을 얻을 수 있었다. 일반적으로 절연막(21)으로서, 실리콘 질화막이나 실리콘 산화막을 이용하는 경우에는 그 두께가 2μm 이상, BCB(benzocyclobutane) 코팅막을 이용하는 경우에는 그 두께가 10μm 이상인 것이 적당하다.
절연막(21)이 형성된 제어용 집적 회로(20)는, 절연 에폭시 등의 절연성 접착 물질을 이용하여 홈(31)이 파진 리드 프레임(30)에 부착된다. 이 후 제어용 집적 회로(20)는 리드프레임(30)에 납땜되어 있는 반도체 스위칭 소자(10)와 전기적으로 연결되고, 또한 각 소자는 리드프레임(30)의 리드부와 전기적으로 연결된다. 이 결과물을 몰드 컴파운드(60)를 이용하여 덮는다. 이 때 제어용 집적 회로(20)의 측면은 몰드 컴파운드(60)로, 제어용 집적 회로(20)의 밑면은 절연막(21)으로 절연이 확보된다.
또한 리드프레임상에 형성된 홈(31)에 있어서, 제어용 집적 회로(20)의 측면 경계 부위와 홈(31) 사이의 거리(A)는, 홈(31)이 형성되어 있지 않을 경우의 제어용 집적 회로(20)의 측면 경계 부위와 리드 프레임(30) 사이의 거리보다 크므로, 다른 조건이 같을 때, 홈(31)이 있는 경우가 없는 경우보다 측면 절연 내압 확보에 있어 유리하다. 몰드 컴파운드(60)의 종류에 따라, 원하는 절연 내압을 확보할 수 있도록 홈(31)의 폭 및 깊이가 조절되는 데, 보통 각각 100μm 이상이 된다.
본 발명은, 기존의 반도체 공정 외의 별도의 공정을 요하지 않으며, 절연 접착막의 기포 등에 의한 절연 불량 문제를 해결함과 동시에 절연 내압의 증가를 가져올 수 있다.
Claims (4)
- 리드 프레임에 적어도 하나 이상의 반도체 스위칭 소자 및 제어용 집적회로가 각 각 절연 물질에 의하여 젹리 접착된 후 몰드 컴파운드로 패키징되는 반도체 패키지에 있어서,상기 제어용 집적회로의 밑면 전체에는 별도의 절연막이 더 형성되고, 상기 리드 프레임의 상기 제어용 집적회로가 부착되는 둘레 부분에는 소정의 폭 및 깊이를 가진 홈이 형성되어 상기 집적 회로의 밑면 가장 자리부는 몰드 컴파운드로, 그 나머지 부분에는 상기 절연물질이 접착되는 것을 특징으로 하는 반도체 패키지.
- 제 1 항에 있어서, 상기 절연막이 실리콘 산화막 또는 상기 실리콘 산화막인 경우에는 그 두께가 적어도 2μm 이상인 것을 특징으로 하는 반도체 패키지.
- 제 1 항에 있어서, 상기 절연막이 BCB(benzocyclobutane) 코팅막인 경우에는 그 두께가 적어도 10μm 이상인 것을 특징으로 하는 반도체 패키지.
- 제 1 항에 있어서, 상기 홈의 폭 및 깊이는 각 각 적어도 100 μm 이상인 것을 특징으로 하는 반도체 패키지.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960056625A KR100218259B1 (ko) | 1996-11-22 | 1996-11-22 | 고내압 절연 구조를 가지는 반도체 패키지 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960056625A KR100218259B1 (ko) | 1996-11-22 | 1996-11-22 | 고내압 절연 구조를 가지는 반도체 패키지 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19980037815A KR19980037815A (ko) | 1998-08-05 |
KR100218259B1 true KR100218259B1 (ko) | 1999-09-01 |
Family
ID=19483176
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960056625A KR100218259B1 (ko) | 1996-11-22 | 1996-11-22 | 고내압 절연 구조를 가지는 반도체 패키지 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100218259B1 (ko) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102203339B1 (ko) * | 2018-07-19 | 2021-01-15 | 한국과학기술원 | 원활한 칩의 방열을 위한 유연소재의 제작 및 이를 활용한 칩의 냉각 방법 |
KR20200065351A (ko) | 2018-11-30 | 2020-06-09 | 주식회사 브이씨텍 | 반도체 소자 패키징 절연 및 냉각 구조 |
KR102135853B1 (ko) | 2018-11-30 | 2020-07-20 | 주식회사 브이씨텍 | 고내압 절연 구조를 갖는 반도체 소자 패키지 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56134747A (en) * | 1980-03-25 | 1981-10-21 | Mitsubishi Electric Corp | Semiconductor device |
JPS5732662A (en) * | 1980-08-07 | 1982-02-22 | Nippon Telegr & Teleph Corp <Ntt> | Ceramic multilayer wiring board |
-
1996
- 1996-11-22 KR KR1019960056625A patent/KR100218259B1/ko not_active IP Right Cessation
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56134747A (en) * | 1980-03-25 | 1981-10-21 | Mitsubishi Electric Corp | Semiconductor device |
JPS5732662A (en) * | 1980-08-07 | 1982-02-22 | Nippon Telegr & Teleph Corp <Ntt> | Ceramic multilayer wiring board |
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Publication number | Publication date |
---|---|
KR19980037815A (ko) | 1998-08-05 |
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