KR100213238B1 - 단일 전원에서 동작하는 톨러런스 입출력회로 - Google Patents

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Abstract

본 발명은 단일 전원에서 동작하는 톨러런스 입출력 회로에 관한 것이다. 본 발명은 내부 전원, Y게이트 신호 발생기, 킬폴리 신호 발생기, P게이트 신호 발생기, 및 출력단을 포함하는 톨러런스 입출력 회로를 포함한다. 상기 Y게이트 신호 발생기는 외부로부터 상기 입출력 회로로 인가되는 하이 레벨의 패드 신호를 입력하여 내부 전원 레벨의 신호를 출력한다. 상기 킬폴리 신호 발생기는 상기 패드 신호가 로우 레벨일 때는 내부 전원 레벨의 신호를 출력하고 상기 패드 신호가 하이 레벨일 때는 패드 신호를 그대로 출력한다. 상기 P게이트 신호 발생기는 입력 모드에서는 상기 패드 신호가 로우 레벨이면 내부 전원 레벨의 신호를, 상기 패드 신호가 하이 레벨이면 패드 신호를 그대로 P게이트 신호로서 출력한다. 그리고 상기 P게이트 신호 발생기는 출력 모드에서는 패드에 인가되는 신호가 로우 레벨이면 내부 전원 레벨의 신호를, 상기 패드 신호가 하이 레벨이면 로우 레벨의 신호를 P게이트 신호로서 출력한다. 출력단은 입력 모드에서는 트리 스태이트가 되고, 출력 모드에서는 정상적으로 동작하여 내부 전원 레벨을 하이 레벨로서 가지는 신호를 패드 신호로서 출력한다. 상기 킬폴리 신호 발생기의 출력은 킬폴리 신호 발생기, P게이트 신호 발생기, 및 출력단을 구성하는 PMOS 트랜지스터들의 벌크 영역들로 피드백 되어 인가된다.

Description

단일 전원에서 동작하는 톨러런스 입출력 회로
본 발명은 입력 모드와 출력모드에 따라, 특정 전압 이상의 전압을 직접 인가하여 동작시킬 수 없는 소자와의 인터페이스(Interface)를 위한 톨러런스(Tolerance) 입출력 회로에 관한 것으로서, 특히 별도의 추가 전원을 사용하지 않고도 패드(PAD)에 인가되는 신호가 하이(Hi) 상태일 때 발생하는 누설 전류를 방지할 수 있고 또한 구동능력을 증가시킬 수 있는 톨러런스 입출력 회로에 관한 것이다.
0.5 마이크론(Micrometer) 이하의 게이트(Gate) 길이를 갖는 MOS 소자는 공 정 상의 신뢰성의 문제로 인하여 5 볼트(Volt)의 전압을 직접 인가할 수 없다. 그러나 현재 많은 반도체 장치들이 5 볼트의 전압 전원에 의해서 작동되고 있다. 따라서, 이러한 반도체 장치와의 인터페이스를 위해 5 볼트의 입력을 받아들일 수 있는 회로가 절실히 요구된다. 이에 따라, 5 볼트의 전압이 패드에 인가되어도 소자의 신뢰성에 영향을 미치지 않으면서도 누설전류(Leakage Current)가 없도록 설계되어 있는 톨러런스 입출력 회로의 지원이 이루어지게 되었다.
도 1은 종래의 톨러런스 입출력 회로의 회로도이다.
도 1은 크게 5개의 블록들로써 구성되어 있다.
블록(10)은 패드(PAD)에 인가되는 패드 신호(101)를 주어진 소자의 특성에 맞게 적당한 레벨(Level)로 강하된 신호인 보정 신호(102)를 출력하여 Y게이트단자(Y)로 출력하고 또한 이를 블록(20)의 한 입력단자에 인가한다.
블록(20)은 보정 신호(102)와 인에이블 신호(201)를 입력으로 하여 각각 반전 보정 신호(102b)와 반전 인에이블 신호(201b)를 출력한다.
블록(30)은 입력 및 출력 모드에 따라 P게이트 신호(301)를 출력하기 위한 것으로서, 반전 보정 신호(102b), 반전 인에이블 신호(201b), 및 패드 신호(101)를 입력으로 한다. 입력 및 출력 모드는 인에이블 신호(201)에 의해서 결정되어 진다. 인에이블 신호(201)가 로우('L') 레벨이면 출력 모드가 되고, 인에이블 신호(201)가 하이('H') 레벨이면 입력 모드가 된다. 입력 모드에서는 패드 신호(101)가 로우('L') 레벨이면 제 1 전원(VDD3) 레벨의 신호를, 패드 신호(101)가 하이('H') 레벨이면 패드 신호(101)를 그대로 P게이트 신호(301)로서 각각 출력한다. 출력 모드에서는 패드 신호(101)가 로우('L') 레벨이면 제 1 전원(VDD3) 레벨의 신호를, 패드 신호(101)가 하이('H') 레벨이면 로우('L') 레벨의 신호를 P게이트 신호(301)로서 출력한다.
블록(40)은 킬폴리 신호(401)를 출력하기 위한 것으로서, 패드 신호(101)와 제 2 블록(20)으로부터 출력되는 반전 보상 신호(102b)를 입력으로 하고 있다. 블록(40)은 입력 및 출력 모드에 상관없이 패드 신호(101)가 로우('L') 레벨일 때는 제 1 전원(VDD3) 레벨의 신호를 출력하고 패드 신호(101)가 하이('H') 레벨일 때는 패드 신호(101)를 그대로 킬폴리 신호(401)로서 출력한다.
블록(50)은 N게이트 신호(501)와 P게이트 신호(301)를 입력으로 하고 입력 모드와 출력 모드에 따라 패드 신호(101)를 출력하여 이를 다시 패드 신호(101)로 피드백(Feedback)한다. 입력 모드에서는 블록(50)은 고 임피던스를 가지는 트리 스태이트(Tri-State)가 된다. 그리고 출력 모드에서는 제 1 전원(VDD3) 레벨의 신호를 하이('H') 레벨의 신호로 가지는 신호를 패드 신호(101)로서 출력한다.
여기서, 제 1 전원(VDD3)은 5 볼트를 직접 인가할 수 없는 소자의 특성에 따라 현재 3.3 볼트의 전압 레벨을 갖고 있다. 그리고, 블록들(30,40,50)을 구성하고 있는 모든 PMOS 트랜지스터들의 벌크(Bulk)들에 5 볼트의 값을 갖는 제 2 전원(VDD5)이 접속되어 있다. 이것은 블록들(30,40,50)을 구성하고 있는 모든 PMOS 트랜지스터들의 게이트들에 인가되는 신호가 로우('L') 레벨에서 하이('H') 레벨인 5 볼트로 전환될 경우에 소오스(Source) 영역과 벌크(Bulk)에 의해서 형성되는 순방향 다이오우드(Diode)에 의해 벌크로 유입되는 누설 전류(Leakage Current)를 방지하기 위한 것이다.
이와 같이 종래의 톨러런스 입출력 회로는 5 볼트를 직접적으로 인가할 수 없는 소자에 대한 신뢰성에 영양을 끼치지 않으면서도 벌크로 유입되는 누설 전류의 방지를 위해 제 1 및 제 2 전원(VDD3,VDD5)과 같이 두 개의 전원들을 사용해야 하는 번거러움이 있다. 뿐만 아니라, 제 1 및 제 2 전원(VDD3,VDD5)과 같이 두 개의 전원들을 사용하면서도 패드(PAD)에 제 2 전원(VDD5)의 값인 5 볼트보다 높은 값의 전압을 인가하게 되면 블록들(30,40,50)의 PMOS 트랜지스터들의 소오스 영역과 벌크에 의해서 형성되는 순방향 다이오우드에 의해 벌크로 유입되는 누설 전류를 방지하기가 어렵다.
도 2와 3은 도 1에 나타나 있는 종래의 톨러런스 입출력 회로에 있어서, 패드(PAD)의 신호가 0 볼트에서 5.5 볼트로 스윙(Swing)할 때의 전압특성과 전류특성을 킬폴리 단자(KP)와 Y게이트 단자(Y)의 출력 전압특성과 전류특성의 시뮬레이션(Simulation) 결과를 통해 각각 나타내고 있다. 도 2와 3에서 보는 바와 같이 패드(PAD) 전압이 0 볼트에서 5.5 볼트로 스윙할 때 블록(40)을 구성하는 PMOS 트랜지스터들의 소오스 영역과 벌크에 형성되는 순방향 다이오우드에 의해 킬폴리 신호(401)의 전압특성의 응답속도가 느리게 되고 또한 벌크로의 누설 전류가 심각하게 존재하게 된다.
또한 도 1에 나타나 있는 바와 같이, 블록(50)은 P게이트 신호(301)와 N게이트 신호(501)에 따라 트리 스태이트(Tri-State)를 가지는 인버터로써 구성되어 있다. 따라서, 입력 모드에서 NMOS 트랜지스터에 높은 값을 가지는 드라이버 전압이 인가되는 것을 차단하기 위하여 두 개의 NMOS 트랜지스터들을 직렬로 연결하고 드레인이 패드와 연결된 NMOS 트랜지스터의 게이트에 내부 전원(VDD3)을 인가하므로써 게이트에 걸리는 바이어스를 톨러런스 전압 이하로 만드는 구조를 가지고 있다. 그러나, 이렇게 출력 드라이버로서 작용하는 블록(50)을 구성할 경우에 NMOS 트랜지스터를 반씩 나누어 직렬로 연결해서 사용해야 하므로 구동할 수 있는 전류는 1/4로 줄어들게 된다. 따라서, 동일한 면적에 대하여, 톨러런스 입출력 회로는 일반적인 입출력 회로보다 상당히 적은 구동능력을 가질 수 밖에 없게 된다.
따라서 본 발명의 목적은 입력 모드와 출력모드에 따라, 특정 전압 이상의 전압을 직접 인가하여 동작시킬 수 없는 소자와의 인터페이스를 위한 톨러런스 입출력 회로에 있어서, 단일 전원을 사용하고, 패드에 5 볼트 이상의 전압이 인가되더라도 벌크로 유입되는 누설 전류를 방지할 수 있는 톨러런스 입출력 회로를 제공하는 데 있다.
본 발명의 다른 목적은 입력 모드와 출력모드에 따라, 특정 전압 이상의 전압을 직접 인가하여 동작시킬 수 없는 소자와의 인터페이스를 위한 톨러런스 입출력 회로에 있어서, 단일 전원을 사용하고, 패드에 5 볼트 이상의 전압이 인가되더라도 벌크로 유입되는 누설 전류를 방지할 수 있으며, 구동 능력이 증가된 톨러런스 입출력 회로를 제공하는 데 있다.
도 1은 종래의 톨러런스 입출력 회로의 회로도.
도 2는 종래의 톨러런스 입출력 회로의 입력 모드에서의 전압특성을 도시한 그래프.
도 3은 종래의 톨러런스 입출력 회로의 입력 모드에서의 전류특성을 도시한 그래프.
도 4는 본 발명의 실시예에 따른 톨러런스 입출력 회로의 블록도.
도 5는 도 4의 상세한 회로도.
도 6은 본 발명의 톨러런스 입출력 회로의 입력 모드에서의 전압특성을 도시한 그래프.
도 7은 본 발명의 톨러런스 입출력 회로의 입력 모드에서의 전류특성을 도시한 그래프.
도 8은 본 발명의 다른 실시예에 따른 톨러런스 입출력 회로의 회로도.
도 9는 도 8에 도시된 홀딩회로의 일 실시예에 따른 회로의 회로도.
도 10은 도 8에 도시된 출력단의 다른 실시예에 따른 회로의 회로도.
도 11은 도 8에 도시된 톨러런스 입출력 회로의 입력 모드에서의 전류 특서을 도시한 그래프.
도 12는 도 8에 도시된 톨러런스 입출력 회로의 출력 모드에서의 전압 특성을 도시한 그래프.
*도면의 주요부분에 대한 부호의 설명*
VDD3,VDD5: 전원 단자들, GND: 접지 단자,
N1 내지 N8: NMOS 트랜지스터들,
P1 내지 P16: PMOS 트랜지스터들.
상기 목적을 달성하기 위하여 본 발명에 따른 톨러런스 입출력 회로는, 내부 전원, Y게이트 신호 발생기, 킬폴리 신호 발생기, P게이트 신호 발생기, 및 출력단을 포함하는 것을 특징으로 한다.
내부 전원은 소자에 적합하게 인가할 수 있는 전압 레벨을 가지는 전원 단자이다.
Y게이트 신호 발생기는 외부로부터 상기 입출력 회로로 인가되는 하이 레벨의 패드 신호를 입력하여 내부 전원 레벨의 신호를 출력한다.
킬폴리 신호 발생기는 상기 패드 신호가 로우 레벨일 때는 내부 전원 레벨의 신호를 출력하고 상기 패드 신호가 하이 레벨일 때는 패드 신호를 그대로 출력한다.
P게이트 신호 발생기는 입력 모드에서는 상기 패드 신호가 로우 레벨이면 내부 전원 레벨의 신호를, 상기 패드 신호가 하이 레벨이면 패드 신호를 그대로 P게이트 신호로서 출력한다. 그리고 P게이트 신호 발생기는 출력 모드에서는 패드에 인가되는 신호가 로우 레벨이면 내부 전원 레벨의 신호를, 상기 패드 신호가 하이 레벨이면 로우 레벨의 신호를 P게이트 신호로서 출력한다.
출력단은 P게이트 신호와 내부로부터 인가되는 N게이트 신호에 따라 트리 스태이트(Tri-State)를 가지는 인버터로써 구성되며, 입력 모드에서는 트리 스태이트가 되고, 출력 모드에서는 정상적으로 동작하여 내부 전원 레벨을 하이 레벨로서 가지는 신호를 패드 신호로서 출력한다.
킬폴리 신호 발생기의 출력은 킬폴리 신호 발생기, P게이트 신호 발생기, 및 출력단을 구성하는 PMOS 트랜지스터들의 벌크 영역들로 피드백 되어 인가된다.
상기 다른 목적을 달성하기 위하여 본 발명에 따른 톨러런스 입출력 회로는, 내부 전원, Y게이트 신호 발생기, 킬폴리 신호 발생기, P게이트 신호 발생기, 및 출력단을 포함하는 것을 특징으로 한다.
내부 전원은 소자에 적합하게 인가할 수 있는 전압 레벨을 가지는 전원 단자이다.
Y게이트 신호 발생기는 외부로부터 상기 입출력 회로로 인가되는 하이 레벨의 패드 신호를 입력하여 내부 전원 레벨의 신호를 출력한다.
킬폴리 신호 발생기는 상기 패드 신호가 로우 레벨일 때는 내부 전원 레벨의 신호를 출력하고 상기 패드 신호가 하이 레벨일 때는 상기 패드 신호를 그대로 출력한다.
P게이트 신호 발생기는 입력 모드에서는 상기 패드 신호가 로우 레벨이면 내부 전원 레벨의 신호를, 상기 패드 신호가 하이 레벨이면 상기 패드 신호를 그대로 P게이트 신호로서 출력한다. 그리고 P게이트 신호 발생기는 출력 모드에서는 패드 신호가 로우 레벨이면 내부 전원 레벨의 신호를, 상기 패드 신호가 하이 레벨이면 로우 레벨의 신호를 P게이트 신호로서 출력한다.
출력단은 P게이트 신호에 따라 트리 스태이트(Tri-State)를 가지는 두 개의 PMOS 트랜지스터들로써 구성되어 있으며, 입력 모드에서는 트리 스태이트(Tri-State)가 되고, 출력 모드에서는 정상적으로 동작하여 내부 전원 레벨을 하이 레벨로서 가지는 신호를 패드 신호로서 출력한다.
킬폴리 신호 발생기의 출력은 킬폴리 신호 발생기, P게이트 신호 발생기, 및 출력단을 구성하는 PMOS 트랜지스터들의 벌크 영역들로 피드백 되어 인가된다.
상기 본 발명에 따른 입출력 톨러런스 회로는 단일 전원에서 동작한다.
이어서, 첨부한 도면들을 참조하여 본 발명의 구체적인 실시예에 대하여 자세히 설명하기로 한다.
도 4와 5는 각각 본 발명의 실시예에 따른 톨러런스 입출력 회로의 블록도와 그 상세한 내부 회로도를 각각 나타내고 있다.
도 4와 5를 참조하면, 본 발명의 실시예에 따른 톨러런스 입출력 회로는 Y게이트 신호 발생기(100), 킬폴리 신호 발생기(120), P게이트 신호 발생기(140), 및 출력단 회로(160)를 포함한다.
Y게이트 신호 발생기(100)는 패드(PAD)로부터 인가되는 하이('H') 레벨의 패드 신호(101)를 입력하여 주어진 소자에 적합한 특정 전압 레벨로 강하된 신호인 내부 전원(VDD3) 레벨의 신호(104)를 출력하여 Y게이트 단자(Y)와 P게이트 발생기(140)의 한 입력단자에 입력한다.
Y게이트 신호 발생기(100)는 패드(PAD)에 인가되는 패드 신호(101)를 입력으로 하여 이를 NMOS 트랜지스터(N1)의 드레인(Drain) 단자에 접속하여 주어진 소자의 특성에 맞게 적당한 레벨로 강하된 보정 신호(104)를 출력한다. 이때, 보정 신호(104)는 P게이트 신호 발생기(140)에서 반전된 반전 보정 신호(104b)를 게이트의 입력으로 하고 내부 전원 단자(VDD3)와 NMOS 트랜지스터(N1)의 소오스 단자 사이에 상호 직렬 연결되어 있는 PMOS 트랜지스터들(P1,P2,P3)에 의해 안정화된다. 보정 신호(104)는 Y게이트 단자(Y)와 P게이트 신호 발생기(140)의 한 입력단자에 인가된다.
킬폴리 신호 발생기(120)는 패드 신호(101)가 로우{'L') 레벨일 때는 내부 전원(VDD3) 레벨의 신호(104)를 출력하고 패드 신호(101)가 하이('H') 레벨일 때는 패드 신호(101)를 그대로 킬폴리 신호(122)로서 각각 출력한다.
킬폴리 신호 발생기(120)는 킬폴리 신호(122)를 출력하기 위한 것으로서, 패드 신호(101)와 반전 보정 신호(104b)를 입력으로 하고 있다. 킬폴리 신호 발생기(120)는 입력 및 출력 모드에 상관없이 패드 신호(101)가 로우('L') 레벨일 때는 PMOS 트랜지스터(P12)가 턴 온 되고 PMOS 트랜지스터(P13)가 턴 오프 되어 내부 전원(VDD3) 레벨의 신호를 출력하고 패드 신호(101)가 하이('H') 레벨일 때는 PMOS 트랜지스터(P13)가 턴 온 되고 PMOS 트랜지스터가 턴 오프 되어 패드 신호(101)를 그대로 킬폴리 신호(KP)로서 출력한다.
킬폴리 신호(122)는 킬폴리 신호 발생기(120), P게이트 신호 발생기(140), 및 출력단회로(160)를 구성하고 있는 PMOS 트랜지스터들(P9 내지 P14)의 벌크 영역들에 피드백 되어 인가된다.
P게이트 신호 발생기(140)는 입력 모드에서는 패드 신호(101)가 로우('L') 레벨이면 내부 전원(VDD3) 레벨의 신호(104)를, 패드 신호(101)가 하이('H') 레벨이면 패드 신호(101)를 그대로 P게이트 신호(144)로서 출력한다. 또한 P게이트 신호 발생기(140)는 출력 모드에서는 패드 신호(101)가 로우('L') 레벨이면 내부 전원(VDD3) 레벨의 신호(104)를, 패드 신호(101)가 하이('H') 레벨이면 로우('L') 레벨의 신호를 P게이트 신호(144)로서 출력한다.
P게이트 신호 발생기(140)는 입력 및 출력 모드에 따라 P게이트 신호(144)를 출력하기 위한 것으로서, 인에이블 단자(EN)에 인가되는 인에이블 신호(142), 보정 신호(101), 및 패드 신호(101)를 입력으로 한다. 입력 및 출력 모드는 인에이블 신호(142)에 의해서 결정되어 진다. 즉, 인에이블 신호(142)가 로우('L') 레벨이면 출력 모드를, 인에이블 신호(142)가 하이('H') 레벨이면 입력 모드를 나타낸다. PMOS 트랜지스터(P4)와 NMOS 트랜지스터(N2)는 보정 신호(104)를 각 게이트의 입력으로 받아들여 이를 반전 시켜 반전 보정 신호(104b)를 출력한다. PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N3)는 인에이블 신호(142)를 각 게이트의 입력으로 받아들여 이를 반전 시켜 반전 인에이블 신호(142b)를 출력한다. 여기서 PMOS 트랜지스터들(P6,P7,P8)은 각 게이트 단자와 소오스 단자가 서로 접속되어 컷오프(Cutoff) 정전류원을 형성하여 반전 보정 신호(104b)와 반전 인에이블 신호(142b)의 풀다운(Pull Down) 능력을 지지한다. 협력모드에서는, 패드 신호(101)가 로우('L') 레벨이면 PMOS 트랜지스터(P9)가 턴 온(On)되어 내부 전원(VDD3) 레벨의 신호를 P게이트 신호(144)로서 출력하고, 패드 신호(101)가 하이('H') 레벨이면 로우('L') 레벨의 신호를 각각 P게이트 신호(144)로서 출력한다. 그리고, 입력 모드에서는 패드 신호(101)가 로우('L') 레벨이면 내부 전원(VDD3) 레벨의 신호를, 그리고 패드 신호(101)가 하이('H') 레벨이면 PMOS 트랜지스터들(P10,P11)이 각각 턴 온 되어 패드 신호(101)를 그대로 P게이트 신호(144)로서 각각 출력한다.
출력단 회로(160)는 P게이트 신호(144)와 N게이트 신호(162)에 따라 트리 스태이트(Tri-State)를 가지는 인버터로써 구성되어 있다. 출력단 회로(160)는 입력 모드에서는 트리 스태이트(Tri-State) 구조가 되어 고 임피던스 성분을 가지고 출력 모드에서는 정상적으로 동작하여 내부 전원(VDD3) 레벨을 하이('H') 레벨로서 가지는 신호를 패드 신호(101)로서 출력한다.
출력단(160)은 N게이트 단자(NG)에 인가되는 신호(162)와 P게이트 신호(144)를 입력으로 하고 P게이트 신호(144)에 따라 패드 신호(101)를 출력하여 패드 단자(PAD)로 피드백 한다. 출력 모드에서 패드 신호(104)가 하이('H') 레벨이면 N게이트 신호(162)에 상관없이 로우('L') 레벨의 P게이트 신호(144)에 의해 PMOS 트랜지스터(P14)가 턴 온 되어 내부 전원(VDD3) 레벨의 신호가 패드 신호(104)로서 출력된다. 입력모드에서는, 내부 전원(VDD3) 레벨의 신호 혹은 하이('H') 레벨의 패드 신호(101)인 P게이트 신호(144)가 PMOS 트랜지스터(P14)의 게이트에 인가됨으로 패드 신호(101)에 상관없이 항상 PMOS 트랜지스터(P14)를 턴 오프(Off)시킨다. 따라서, N게이트 단자(NG)에 인가되는 N게이트 신호(162)를 로우 레벨로 설정하므로서 고 임피던스 성분을 가지는 트리 스태이트(Tri-State)가 된다.
이와 같이, 패드(PAD)에 5 볼트 이상의 하이('H') 레벨의 신호가 인가되더라도 이를 킬폴리 신호(122)를 이용하여 킬폴리 신호 발생기(120), P게이트 신호 발생기(140), 및 출력단 회로(160)의 PMOS 트랜지스터들(P9,P10,P11,P12, P13,P14)의 벌크들로 피드백시킴으로써, 이들 PMOS 트랜지스터들(P9,P10,P11,P12, P13,P14)의 소오스 영역들과 벌크 영역들 사이에 순방향 다이오우드가 형성되지 않게 되어 벌크로 유입되는 누설전류를 방지할 수 있다. 또한 이렇게 함으로써, 별도의 추가 전원을 사용해야 하는 번거러움도 아울러 방지할 수 있게 된다.
도 6과 7은 본 발명의 실시예 따른 톨러런스 입출력 회로의 입력 모드에서의 전압 특성과 전류 특성을, 패드(PAD)의 신호가 0 볼트에서 5.5 볼트로 스윙할 경우에 킬폴리 단자(KP)와 Y게이트 단자(Y)의 출력 전압 특성과 전류특성의 시뮬레이션 결과를 통해 각각 나타내고 있다.
도 6과 7에서 보는바와 같이, 패드(PAD) 전압이 0 볼트에서 5.5 볼트로 스윙할 때 킬폴리 신호(122)에 의해서 패드 신호(101)가 킬폴리 신호 발생기(120)를 구성하는 PMOS 트랜지스터들(P12,P13)의 벌크로 피드백됨으로써 소오스 영역과 벌크 사이에 순방향 다이오우드가 형성되는 것이 방지되고 킬폴리 신호(122)의 응답특성이 신속하게 이루어지고 따라서 벌크로 유입되는 누설전류가 방지되게 된다.
도 8은 본 발명의 다른 실시예에 따른 톨러런스 입출력 회로의 회로도이다.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 톨러런스 입출력 회로는 Y게이트 신호 발생기(600), 킬폴리 신호 발생기(620), P게이트 신호 발생기(640), 및 출력단 회로(660)를 포함한다.
Y게이트 신호 발생기(600)는 패드(PAD)로부터 인가되는 하이('H') 레벨의 패드 신호(601)를 입력하여 주어진 소자에 적합한 특정 전압 레벨로 강하된 신호인 내부 전원(VDD3) 레벨의 신호(604)를 출력하여 Y게이트 단자(Y)와 P게이트 발생기(640)의 한 입력단자에 입력한다.
Y게이트 신호 발생기(600)는 패드(PAD)에 인가되는 패드 신호(601)를 입력으로 하여 이를 NMOS 트랜지스터(N1)의 드레인(Drain) 단자에 접속하여 주어진 소자의 특성에 맞게 적당한 레벨로 강하된 보정 신호(604)를 출력한다. 이때, 보정 신호(604)는 P게이트 신호 발생기(640)에서 반전된 반전 보정 신호(604b)를 게이트의 입력으로 하고 내부 전원 단자(VDD3)와 NMOS 트랜지스터(N1)의 소오스 단자 사이에 상호 직렬 연결되어 있는 PMOS 트랜지스터들(P1,P2,P3)에 의해 안정화된다. 보정 신호(604)는 Y게이트 단자(Y)와 P게이트 신호 발생기(640)의 한 입력단자에 인가된다.
킬폴리 신호 발생기(620)는 패드 신호(601)가 로우{'L') 레벨일 때는 내부 전원(VDD3) 레벨의 신호(604)를 출력하고 패드 신호(601)가 하이('H') 레벨일 때는 패드 신호(601)를 그대로 킬폴리 신호(622)로서 각각 출력한다.
킬폴리 신호 발생기(620)는 입력 및 출력 모드에 상관없이 패드 신호(601)가 로우('L') 레벨일 때는 PMOS 트랜지스터(P12)가 턴 온 되고 PMOS 트랜지스터(P13)가 턴 오프 되어 내부 전원(VDD3) 레벨의 신호를 출력하고 패드 신호(601)가 하이('H') 레벨일 때는 PMOS 트랜지스터(P13)가 턴 온 되고 PMOS 트랜지스터(P12)가 턴 오프 되어 패드 신호(601)를 그대로 킬폴리 신호(KP)로서 출력한다.
킬폴리 신호(122)는 킬폴리 신호 발생기(620), P게이트 신호 발생기(640), 및 출력단회로(660)를 구성하고 있는 PMOS 트랜지스터들(P9 내지 P15)의 벌크 영역들에 피드백 되어 인가된다.
P게이트 신호 발생기(640)는 입력 모드에서는 패드 신호(601)가 로우('L') 레벨이면 내부 전원(VDD3) 레벨의 신호(104)를, 패드 신호(601)가 하이('H') 레벨이면 패드 신호(601)를 그대로 P게이트 신호(644)로서 출력한다. 또한 P게이트 신호 발생기(640)는 출력 모드에서는 패드 신호(601)가 로우('L') 레벨이면 내부 전원(VDD3) 레벨의 신호(604)를, 패드 신호(601)가 하이('H') 레벨이면 로우('L') 레벨의 신호를 P게이트 신호(644)로서 출력한다.
P게이트 신호 발생기(640)는 입력 및 출력 모드에 따라 P게이트 신호(144)를 출력하기 위한 것으로서, 인에이블 단자(EN)에 인가되는 인에이블 신호(642), 보정 신호(601), 및 패드 신호(601)를 입력으로 한다. 입력 및 출력 모드는 인에이블 신호(642)에 의해서 결정되어 진다. 즉, 인에이블 신호(642)가 로우('L') 레벨이면 출력 모드를, 인에이블 신호(642)가 하이('H') 레벨이면 입력 모드를 나타낸다. PMOS 트랜지스터(P4)와 NMOS 트랜지스터(N2)는 보정 신호(604)를 각 게이트의 입력으로 받아들여 이를 반전 시켜 반전 보정 신호(604b)를 출력한다. PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N3)는 인에이블 신호(642)를 각 게이트의 입력으로 받아들여 이를 반전 시켜 반전 인에이블 신호(642b)를 출력한다. 여기서 PMOS 트랜지스터들(P6,P7,P8)은 각 게이트 단자와 소오스 단자가 서로 접속되어 컷오프(Cutoff) 정전류원을 형성하여 반전 보정 신호(604b)와 반전 인에이블 신호(642b)의 풀다운(Pull Down) 능력을 지지한다. 출력모드에서는, 패드 신호(601)가 로우('L') 레벨이면 PMOS 트랜지스터(P9)가 턴 온 되어 내부 전원(VDD3) 레벨의 신호를 P게이트 신호(644)로서 출력하고, 패드 신호(601)가 하이('H') 레벨이면 로우('L') 레벨의 신호를 각각 P게이트 신호(644)로서 출력한다. 그리고, 입력 모드에서는 패드 신호(601)가 로우('L') 레벨이면 내부 전원(VDD3) 레벨의 신호를, 그리고 패드 신호(601)가 하이('H') 레벨이면 PMOS 트랜지스터들(P10,P11)이 각각 턴 온 되어 패드 신호(601)를 그대로 P게이트 신호(644)로서 각각 출력한다.
출력단 회로(660)는 P게이트 신호(644)와 N게이트 신호(NG)에 따라 트리 스태이트(Tri-State)를 가지는 PMOS 트랜지스터들(P14,P15)과 홀딩 회로(662)로써 구성되어 있다. 출력단 회로(660)는 입력 모드에서는 트리 스태이트(Tri-State) 구조가 되어 고 임피던스 성분을 가지고 출력 모드에서는 정상적으로 동작하여 내부 전원(VDD3) 레벨을 하이('H') 레벨로서 가지는 신호를 패드 신호(601)로서 출력한다.
홀딩 회로(662)는 출력단 회로(660)가 PMOS 트랜지스터들(P14,P15)에 의해 구동되므로 출력 모드에서 패드 신호(601)가 로우 레벨로 완전히 떨어지지 못하고 PMOS 트랜지스터들(P14,P15)의 문턱 전압값에 해당하는 -Vtp만큼 전압 레벨이 상승하는 현상을 제거하기 위한 것이다.
도 9는 도 8에 있어서, 홀딩 회로(662)의 구체적인 일실시예에 따른 회로의 회로도이다.
도 9를 참조하면, 홀딩 회로(662)의 구체적인 일실시예에 따른 회로는 PMOS 트랜지스터(P16)와 NMOS 트랜지스터들(N6,N7,N8)로써 구성되어 있다.
NMOS 트랜지스터(N8)는 내부 전원(VDD3) 전압에 의해서 게이팅되어 단자(H)에 연결되어 있는 드레인 단자로부터 패드 신호(601)를 입력하여 이를 전송한다.
PMOS 트랜지스터(P16)와 NMOS 트랜지스터(N6)는 인버터를 구성하고 있다. PMOS 트랜지스터(P16)와 NMOS 트랜지스터(N6)는 NMOS 트랜지스터(N8)에 의해서 전송되는 패드 신호(601)를 입력하여 이를 인버팅하여 출력한다.
NMOS 트랜지스터(N7)는 PMOS 트랜지스터(P16)와 NMOS 트랜지스터(N6)의 게이트 단자들과 접지 단자 사이에 접속되어 있고, 게이트 단자가 PMOS 트랜지스터(P16)와 NMOS 트랜지스터(N6)의 출력단자에 접속되어 있다. 즉 NMOS 트랜지스터(N7)는 PMOS 트랜지스터(P16)와 NMOS 트랜지스터(N6)에 의해서 인버팅되어 출력되는 신호를 게이트 단자로 입력한다.
하이('H') 레벨의 패드 신호(601)가 NMOS 트랜지스터(N8)에 의해서 전송되면 PMOS 트랜지스터(P16)와 NMOS 트랜지스터(N6)에 의해서 인버팅되어 NMOS 트랜지스터(N7)를 턴 오프 시킴으로, 하이('H') 레벨의 패드 신호(601)의 상태는 그대로 유지가 된다. 그리고 로우('L') 레벨의 패드 신호(601)가 NMOS 트랜지스터(N8)에 의해서 전송되면 PMOS 트랜지스터(P16)와 NMOS 트랜지스터(N6)에 의해서 인버팅되어 NMOS 트랜지스터(N7)를 턴 온 시킴으로, 패드 신호(601)는 로우 레벨로 완전히 떨어지게 된다.
도 10은 도 8에 도시된 출력단 회로(660)의 다른 실시예에 따른 회로의 회로도이다.
도 10을 참조하면, 출력단 회로(660)는 PMOS 트랜지스터들(P14,P15)로써 구성되어 있다.
상기 출력단 회로(660)는 입력 모드에서는 트리 스태이트(Tri-State) 구조가 되어 출력 신호(600)는 고 임피던스 성분을 가지고 출력 모드에서는 정상적으로 동작하여 내부 전원(VDD3) 레벨을 하이('H') 레벨로서 가지는 신호를 패드 신호(601)로서 출력한다. 그리고, PMOS 트랜지스터(P15)의 게이트 단자에 N게이트 신호(NG)를 입력한다.
도 11은 도 10에 도시된 출력단 회로(660)의 입력 모드에서의 전류 특성을 나타내고 있다.
도 11에서 알 수 있는 바와 같이 본 발명의 다른 실시예에 따른 톨러런스 입출력 회로는 하이('H') 레벨의 패드 신호(601)에 대해 아주 적은 량의 누설 전류(I2)를 가진다.
도 12는 도 10에 도시된 출력단 회로(660)의 출력 모드에서의 전압 특성을 나타내고 있다. 여기서 실선은 패드 신호(601)로서 도 10의 톨러런스 입출력 회로에 입력되는 신호를 나타내고 점선은 출력단 회로(660)로부터 출력 모드에서 패드 신호(601)로 출력되는 신호를 나타내고 있다.
도 12에서 알 수 있는 바와 같이 출력단 회로(660)는 확실하게 로우('L') 레벨의 신호를 가지는 패드 신호(601)를 출력한다.
이상에서와 같이, 패드(PAD)에 5 볼트 이상의 하이('H') 레벨의 신호가 인가되더라도 이를 킬폴리 신호(122)를 이용하여 킬폴리 신호 발생기(120), P게이트 신호 발생기(140), 및 출력단 회로(160)의 PMOS 트랜지스터들(P9 내지 P15)의 벌크들로 피드백시킴으로써, 이들 PMOS 트랜지스터들(P9 내지 P15)의 소오스 영역들과 벌크 사이에 순방향 다이오우드가 형성되지 않게 되어 벌크로 유입되는 누설전류를 방지할 수 있다. 또한 이렇게 함으로써, 별도의 추가 전원을 사용해야 하는 번거러움도 아울러 방지할 수 있게 된다.
그리고, 출력단 회로(660)가 PMOS 트랜지스터들(P14,P15)에 의해서 구동되므로 NMOS 트랜지스터로 구성되어 있는 종래의 톨러런스 입출력 회로에 비해서 모빌리티(Mobility) 차이만을 고려해도 약 2 배 정도 구동 능력이 증가하게 된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
본 발명은 입력 모드와 출력모드에 따라, 특정 전압 이상의 전압을 직접 인가하여 동작시킬 수 없는 소자와의 인터페이스를 위한 톨러런스 입출력 회로에 있어서, 별도의 추가 전원을 사용하지 않고 대신 패드에 인가되는 신호를 그대로 피드백하여 사용함으로써 벌크로 유입되는 누설전류를 방지하고, 또한 별도의 추가 전원을 사용해야 하는 번거러움을 방지하는 효과를 가진다. 그리고 PMOS 트랜지스터들에 의해서만 구동되는 출력단 회로를 가지는 톨러런스 입출력 회로를 구성하므로써 구동 능력이 증가되는 효과를 가진다.

Claims (22)

  1. 입력 모드와 출력모드에 따라, 특정 전압 이상의 전압을 직접 인가하여 동작시킬 수 없는 소자와의 인터페이스를 위한 톨러런스 입출력 회로에 있어서,
    내부 전원;
    외부에서 상기 입출력 회로로 인가되는 패드 신호를 입력하여 상기 패드 신호가 하이 레벨일 때에 상기 내부 전원 레벨을 가지는 신호를 출력하는 Y게이트 신호 발생기;
    상기 입력 모드와 상기 출력 모드에 상관없이 상기 패드 신호가 로우 레벨일 때는 상기 내부 전원 레벨의 신호를 출력하고 상기 패드 신호가 하이 레벨일 때는 상기 패드 신호를 그대로 킬폴리 신호로서 출력하는 킬폴리 신호 발생기;
    상기 입력 모드에서는 상기 패드 신호가 로우 레벨이면 상기 내부 전원 레벨의 신호를, 상기 패드 신호가 하이 레벨이면 상기 패드 신호를 그대로 P게이트 신호로서 출력하고, 상기 출력 모드에서는 상기 패드 신호가 로우 레벨이면 상기 내부 전원 레벨의 신호를, 상기 패드 신호가 하이 레벨이면 로우 레벨의 신호를 P게이트 신호로서 출력하는 P게이트 신호 발생기; 및
    상기 P게이트 신호와 내부에서 인가되는 N게이트 신호에 따라, 입력 모드에서는 고 임피던스 상태가 되고, 상기 출력 모드에서는 정상적으로 동작하여 상기 내부 전원 레벨을 하이 레벨로서 가지는 신호를 상기 패드 신호로서 출력하는 출력단을 구비하고,
    상기 킬폴리 신호가 상기 P게이트 신호 발생기, 상기 킬폴리 신호 발생기, 및 출력단을 구성하는 PMOS 트랜지스터들의 벌크로 피드백하여 인가하는 것을 특징으로 하는 톨러런스 입출력 회로.
  2. 제 1 항에 있어서, 상기 PMOS 트랜지스터들은 높은 전압값을 가지는 상기 패드 신호가 입력되는 경우에도 상기 PMOS 트랜지스터들의 소오스 영역들과 벌크 영역들 사이에 순방향 다이오우드를 형성하지 않는 것을 특징으로 하는 톨러런스 입출력 회로.
  3. 제 1 항에 있어서, 상기 톨러런스 입출력 회로는 입력 버퍼 회로를 더 구비하여 상기 입력 모드에서 상기 소자의 주변 시스템으로부터 상기 소자의 방향으로 인터페이스회로를 구성할 수 있는 것을 특징으로 하는 톨러런스 입출력 회로.
  4. 제 1 항에 있어서, 상기 톨러런스 입출력 회로는 출력 버퍼 회로를 더 구비하여 상기 출력 모드에서 상기 소자로부터 상기 소자의 주변 시스템으로의 인터페이스 회로를 구성할 수 있는 것을 특징으로 하는 톨러런스 입출력 회로.
  5. 제 1 항에 있어서, 상기 톨러런스 입출력 회로는 입력 버퍼 회로와 출력 버퍼 회로를 더 구비하여 입력모드와 출력모드에 따라 상기 소자와 상기 소자의 주변 시스템 사이의 양쪽 방향으로의 인터페이스 회로를 구성할 수 있는 것을 특징으로 하는 톨러런스 입출력 회로.
  6. 제 1 항에 있어서, 상기 톨러런스 입출력 회로는 벌크로 유입되는 누설전류의 방지를 위해서 별도의 추가 전원을 필요로 하지 않는 것을 특징으로 하는 톨러런스 입출력 회로.
  7. 제 1 항에 있어서, 상기 Y게이트 신호 발생기는
    상기 패드 신호를 드레인 단자로 입력하고, 상기 내부 전원에 의해서 게이팅되어 상기 패드 신호를 소오스 단자로 전송하는 제 1 NMOS 트랜지스터; 및
    상기 내부 전원과 상기 제 1 NMOS 트랜지스터의 소오스 사이에 상호 직렬로 연결되는 제 1 내지 제 3 PMOS 트랜지스터들을 구비하는 것을 특징으로 하는 톨러런스 입출력 회로.
  8. 제 1 항에 있어서, 상기 P게이트 신호 발생기는
    상기 Y게이트 신호 발생기의 출력을 입력하여 이를 인버팅하여 출력하는 제 1 인버터;
    인에이블 신호를 입력하여 이를 인버팅하여 출력하는 제 2 인버터;
    상기 내부 전원 단자에 소오스가 접속되어 있고 상기 패드 신호를 게이트 단자로 입력하는 제 4 PMOS 트랜지스터;
    상기 제 4 PMOS 트랜지스터의 드레인에 소오스가 접속되고 상기 제 1 인버터의 출력을 게이트로 입력하는 제 5 PMOS 트랜지스터; 및
    상기 제 5 PMOS 트랜지스터의 드레인에 소오스가 접속되고 상기 패드 신호가 드레인에 접속되며 상기 제 2 인버터의 출력을 게이트로 입력하는 제 6 PMOS 트랜지스터를 구비하고,
    상기 제 4 내지 제 6 PMOS 트랜지스터의 벌크 영역들에 상기 킬폴리 신호를 피드백하여 입력하는 것을 특징으로 하는 톨러런스 입출력 회로.
  9. 제 1 항에 있어서, 상기 킬폴리 신호 발생기는
    상기 내부 전원에 소오스가 접속되고 상기 패드 신호를 게이트로 입력하는 제 7 PMOS 트랜지스터; 및
    상기 제 7 PMOS 트랜지스터의 드레인에 소오스가 접속되고 상기 패드 신호가 드레인에 입력되며 상기 제 1 인버터의 출력을 게이트로 입력하는 제 8 PMOS 트랜지스터를 구비하고,
    상기 제 7 및 제 8 PMOS 트랜지스터들의 벌크 영역들에 상기 킬폴리 신호를 피드백하여 입력하는 것을 특징으로 하는 톨러런스 입출력 회로.
  10. 제 1 항에 있어서, 상기 출력단은 상기 내부 전원에 소오스가 접속되고 상기 P게이트 신호를 게이트로 입력하는 제 9 PMOS 트랜지스터;
    상기 제 9 PMOS 트랜지스터의 드레인에 드레인이 접속되고 상기 내부 전원에 게이트가 접속되며 상기 패드 신호를 출력하는 단자에 드레인이 접속되는 제 2 NMOS 트랜지스터; 및
    상기 제 2 NMOS 트랜지스터의 소오스와 접지 단자 사이에 접속되고 상기 N게이트 신호를 게이트에 입력하는 제 3 NMOS 트랜지스터를 구비하고,
    상기 제 9 PMOS 트랜지스터의 벌크 영역에 상기 킬폴리 신호를 피드백하여 입력하는 것을 특징으로 하는 톨러런스 입출력 회로.
  11. 입력 모드와 출력모드에 따라, 특정 전압 이상의 전압을 직접 인가하여 동작시킬 수 없는 소자와의 인터페이스를 위한 톨러런스 입출력 회로에 있어서,
    내부 전원;
    외부에서 상기 입출력 회로에 인가되는 패드 신호를 입력하여 상기 패드 신호가 하이 레벨일 때에 상기 내부 전원 레벨을 가지는 신호를 출력하는 Y게이트 신호 발생기;
    상기 입력 모드와 상기 출력 모드에 상관없이 상기 패드 신호가 로우 레벨일 때는 상기 내부 전원 레벨의 신호를 출력하고 상기 패드 신호가 하이 레벨일 때는 상기 패드 신호를 그대로 킬폴리 신호로서 출력하는 킬폴리 신호 발생기;
    상기 입력 모드에서는 상기 패드 신호가 로우 레벨이면 상기 내부 전원 레벨의 신호를, 상기 패드 신호가 하이 레벨이면 상기 패드 신호를 그대로 P게이트 신호로서 출력하고, 상기 출력 모드에서는 상기 패드 신호가 로우 레벨이면 상기 내부 전원 레벨의 신호를, 상기 패드 신호가 하이 레벨이면 로우 레벨의 신호를 P게이트 신호로서 출력하는 P게이트 신호 발생기; 및
    상기 P게이트 신호와 내부로부터 인가되는 N게이트 신호에 따라, 입력 모드에서는 고 임피던스 상태가 되고, 상기 출력 모드에서는 정상적으로 동작하여 상기 내부 전원 레벨을 하이 레벨로서 가지는 신호를 상기 패드 신호로서 출력하는 출력단을 구비하고,
    상기 킬폴리 신호가 상기 P게이트 신호 발생기, 상기 킬폴리 신호 발생기, 및 출력단을 구성하는 PMOS 트랜지스터들의 벌크로 피드백되어 인가되며, 상기 출력단은 PMOS 트랜지스터들에 의해서만 구동되는 것을 특징으로 하는 톨러런스 입출력 회로.
  12. 제 11 항에 있어서, 상기 PMOS 트랜지스터들은 높은 전압값을 가지는 상기 패드 신호가 입력되는 경우에도 상기 PMOS 트랜지스터들의 소오스 영역들과 벌크 영역들 사이에 순방향 다이오우드를 형성하지 않는 것을 특징으로 하는 톨러런스 입출력 회로.
  13. 제 11 항에 있어서, 상기 톨러런스 입출력 회로는 입력 버퍼 회로를 더 구비하여 상기 입력 모드에서 상기 소자의 주변 시스템으로부터 상기 소자의 방향으로 인터페이스회로를 구성할 수 있는 것을 특징으로 하는 톨러런스 입출력 회로.
  14. 제 11 항에 있어서, 상기 톨러런스 입출력 회로는 출력 버퍼 회로를 더 구비하여 상기 출력 모드에서 상기 소자로부터 상기 소자의 주변 시스템으로의 인터페이스 회로를 구성할 수 있는 것을 특징으로 하는 톨러런스 입출력 회로.
  15. 제 11 항에 있어서, 상기 톨러런스 입출력 회로는 입력 버퍼 회로와 출력 버퍼 회로를 더 구비하여 입력모드와 출력모드에 따라 상기 소자와 상기 소자의 주변 시스템 사이의 양쪽 방향으로의 인터페이스 회로를 구성할 수 있는 것을 특징으로 하는 톨러런스 입출력 회로.
  16. 제 11 항에 있어서, 상기 톨러런스 입출력 회로는 벌크로 유입되는 누설전류의 방지를 위해서 별도의 추가 전원을 필요로 하지 않는 것을 특징으로 하는 톨러런스 입출력 회로.
  17. 제 11 항에 있어서, 상기 Y게이트 신호 발생기는
    상기 패드 신호를 드레인 단자로 입력하고, 상기 내부 전원에 의해서 게이팅되어 상기 패드 신호를 소오스 단자로 전송하는 제 1 NMOS 트랜지스터; 및
    상기 내부 전원과 상기 제 1 NMOS 트랜지스터의 소오스 사이에 상호 직렬로 연결되는 제 1 내지 제 3 PMOS 트랜지스터들을 구비하는 것을 특징으로 하는 톨러런스 입출력 회로.
  18. 제 11 항에 있어서, 상기 P게이트 신호 발생기는
    상기 Y게이트 신호 발생기의 출력을 입력하여 이를 인버팅하여 출력하는 제 1 인버터;
    인에이블 신호를 입력하여 이를 인버팅하여 출력하는 제 2 인버터;
    상기 내부 전원 단자에 소오스가 접속되어 있고 상기 패드 신호를 게이트 단자로 입력하는 제 4 PMOS 트랜지스터;
    상기 제 4 PMOS 트랜지스터의 드레인에 소오스가 접속되고 상기 제 1 인버터의 출력을 게이트로 입력하는 제 5 PMOS 트랜지스터; 및
    상기 제 5 PMOS 트랜지스터의 드레인에 소오스가 접속되고 상기 패드 신호가 드레인에 접속되며 상기 제 2 인버터의 출력을 게이트로 입력하는 제 6 PMOS 트랜지스터를 구비하고,
    상기 제 4 내지 제 6 PMOS 트랜지스터의 벌크 영역들에 상기 킬폴리 신호를 피드백하여 입력하는 것을 특징으로 하는 톨러런스 입출력 회로.
  19. 제 11 항에 있어서, 상기 킬폴리 신호 발생기는
    상기 내부 전원에 소오스가 접속되고 상기 패드 신호를 게이트로 입력하는 제 7 PMOS 트랜지스터; 및
    상기 제 7 PMOS 트랜지스터의 드레인에 소오스가 접속되고 상기 패드 신호가 드레인에 입력되며 상기 제 1 인버터의 출력을 게이트로 입력하는 제 8 PMOS 트랜지스터를 구비하고,
    상기 제 7 및 제 8 PMOS 트랜지스터들의 벌크 영역들에 상기 킬폴리 신호를 피드백하여 입력하는 것을 특징으로 하는 톨러런스 입출력 회로.
  20. 제 11 항에 있어서, 상기 출력단은 상기 내부 전원에 소오스가 접속되고 상기 P게이트 신호를 게이트로 입력하는 제 9 PMOS 트랜지스터;
    상기 패드 신호가 입출력되는 단자와 접지 단자 사이에 접속되며 상기 패드 신호를 게이트로 입력하는 제 10 PMOS 트랜지스터; 및
    상기 패드 신호가 입출력되는 단자로부터 출력되는 신호를 입력하여 상기 신호의 로우 레벨의 값을 접지 단자의 전원 레벨로 홀딩하여 출력하는 홀딩 회로를 구비하고,
    상기 제 9 내지 제 10 PMOS 트랜지스터들의 벌크 영역들에 상기 킬폴리 신호를 피드백하여 입력하는 것을 특징으로 하는 톨러런스 입출력 회로.
  21. 제 20 항에 있어서, 상기 홀딩회로는
    상기 패드 신호가 입출력되는 단자의 신호를 드레인에 입력하고, 상기 내부 전원에 의해 게이팅되어 상기 신호를 소오스로 전송하는 제 4 NMOS 트랜지스터;
    상기 제 4 NMOS 트랜지스터의 출력을 입력하여 이를 인버팅하여 출력하는 제 3 인버터; 및
    상기 제 4 NMOS 트랜지스터의 소오스와 접지 단자 사이에 접속되며, 상기 제 3 인버터로부터 출력되는 신호에 의해 게이팅되는 제 5 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 톨러런스 입출력 회로.
  22. 제 11 항에 있어서, 상기 출력단은
    상기 내부 전원과 상기 패드 신호가 입출력되는 단자 사이에 접속되고, 상기 P게이트 신호를 게이트 단자로 입력하는 제 9 PMOS 트랜지스터; 및
    상기 패드 신호가 입출력되는 단자와 접지 단자 사이에 접속되어 있으며 상기 N게이트 신호를 게이트 단자로 입력하는 제 10 PMOS 트랜지스터를 구비하고,
    상기 제 9 및 제 10 PMOS 트랜지스터들의 벌크 영역들에 상기 킬폴리 신호를 피드백하여 입력하는 것을 특징으로 하는 톨러런스 입출력 회로.
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