KR100212599B1

KR100212599B1 - Memory test device

Info

Publication number: KR100212599B1
Application number: KR1019930020384A
Authority: KR
Inventors: 도시미 오자와
Original assignee: 오우라 히로시; 가부시키가이샤 아드반테스트
Priority date: 1992-10-05
Filing date: 1993-10-04
Publication date: 1999-08-02
Also published as: JPH06119799A; KR940010115A

Abstract

본 발명은 대용량 메모리의 불량셀의 위치를 단시간에 특정할 수 메모리 시험장치를 제공하는 것을 목적으로 한다.An object of the present invention is to provide a memory test apparatus capable of specifying the location of a defective cell of a large capacity memory in a short time.

피시험 IC와 동등한 메모리 용량을 갖는 불량 해석 메모리(5B)에 대하여 이 불량 해석 메모리(5B)의 정수분의 1의 용량을 가진 압축 격납 메모리(5D)와 불량 해석 메모리(5B)에 부여하는 어드레스 신호의 임의의 비트를 선택해서 취출하는 어드레스 선택기(5C)를 구비하고, 이 어드레스 선택기(5C)로 선택한 비트의 어드레스 신호에 의하여 압축 격납 메모리(5D)를 액세스하여 불량 위치 정보를 기록하는 구조로 구성하고, 압축 격납 메모리(5D)를 독출함으로써 불량셀이 존재하는 블록의 위치를 알고, 이 블록에 대응하는 불량 해석 메모리의 어드레스 영역을 독출함으로써 불량셀의 위치를 특정한다.Addresses given to the failure analysis memory 5B having the memory capacity equivalent to that of the IC under test to the compression storage memory 5D and the failure analysis memory 5B each having an integral capacity of the failure analysis memory 5B. An address selector 5C for selecting and extracting an arbitrary bit of the signal, and accessing the compression storage memory 5D by the address signal of the bit selected by the address selector 5C to record defective position information. In this configuration, the compressed storage memory 5D is read to know the position of the block in which the defective cell exists, and the position of the defective cell is specified by reading the address region of the defective analysis memory corresponding to the block.

Description

Memory test device

제1도는 본 발명의 일실시예를 도시하는 블록도.1 is a block diagram showing one embodiment of the present invention.

제2도는 본 발명에 사용한 압축 격납 메모리의 내용을 설명하기 위한 도면.2 is a diagram for explaining the contents of the compression storage memory used in the present invention.

제3도는 본 발명의 변형 실시예를 도시하는 블록도.3 is a block diagram showing a modified embodiment of the present invention.

제4도는 종래의 기술을 설명하기 위한 블록도.4 is a block diagram for explaining a conventional technology.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 패턴 발생기 2 : 파형 성형기1: pattern generator 2: waveform forming machine

3 : 피시험 메모리 4 : 논리 비교기3: memory under test 4: logic comparator

5 : 불량 해석기 5A : 제어 회로5: failure analyzer 5A: control circuit

5B : 불량 해석 메모리 5C : 어드레스 선택기5B: bad analysis memory 5C: address selector

5D : 압축 격납 메모리5D: Compression Containment Memory

본 발명은 반도체 집적 회로 또는 기타의 기억 소자로 구성되는 메모리를 시험하는 메모리 시험 장치에 관한 것이다.The present invention relates to a memory test apparatus for testing a memory composed of a semiconductor integrated circuit or other storage element.

제4도에 종래 메모리 시험 장치의 개략적 구성을 도시한다. 도면에서 도면 부호 1은 패턴 발생기를 나타낸다. 이 패턴 발생기(1)에서 시험 패턴 데이타(TP)와 기대치 데이타(SP)가 출력된다. 출력된 시험 패턴 데이타(TP)는 파형 성형기(2)에 인가되어 시험 패턴 신호의 실제 파형을 생성한다. 파형 성형기(2)에서 생성된 시험 패턴 신호는 기억과 독출이 행해지는 피시험 메모리(3)에 인가된다.4 shows a schematic configuration of a conventional memory test apparatus. In the drawings, reference numeral 1 denotes a pattern generator. The test pattern data TP and the expected value data SP are output from the pattern generator 1. The output test pattern data TP is applied to the waveform shaper 2 to generate an actual waveform of the test pattern signal. The test pattern signal generated by the waveform shaper 2 is applied to the memory under test 3 in which memory and reading are performed.

논리 비교기(4)에서는 피시험 메모리(3)로부터 독출되는 독출 데이타와 인가되는 기대치 데이타(SP)를 비교한다. 비교 결과 불일치가 발생하면 논리 비교기(4)로부터 불량 검출 신호(FAIL)를 발생하고, 그 불량 검출 신호(FAIL)는 불량 해석기(5)에 입력된다. 불량 해석기(5)는 제어 회로(5A) 및 불량 해석 메모리(5B)로 구성된다. 불량 검출 신호(FAIL)는 제어 회로(5A)에 입력되고, 불량 검출 신호(FAIL)가 입력될 때마다 제어 회로(5A)는 기록 제어 신호(WR)를 불량 해석 메모리(5B)에 입력한다. 불량 해석 메모리(5B)의 어드레스 입력 단자(A_IN)에는 시험 패턴 데이타(TP)에 포함되어 있는 어드레스 신호(AR)가 입력된다. 불량 해석 메모리(5B)의 데이타 입력 단자(D_IN)에는 항상 「1」 논리가 인가되고, 제어 회로(5A)로부터 기록 제어 신호(WR)가 인가될 때마다 불량을 검출한 어드레스에 불량을 표시하는 논리치 「1」을 기록한다.The logic comparator 4 compares the read data read out from the memory under test 3 with the expected expected data SP. If a mismatch occurs as a result of the comparison, a failure detection signal FAIL is generated from the logic comparator 4, and the failure detection signal FAIL is input to the failure analyzer 5. The failure analyzer 5 is composed of a control circuit 5A and a failure analysis memory 5B. The failure detection signal FAIL is input to the control circuit 5A, and whenever the failure detection signal FAIL is input, the control circuit 5A inputs the write control signal WR to the failure analysis memory 5B. The address signal AR included in the test pattern data TP is input to the address input terminal A _IN of the failure analysis memory 5B. The logic "1" is always applied to the data input terminal D _IN of the failure analysis memory 5B, and the failure is indicated at the address where the failure is detected whenever the write control signal WR is applied from the control circuit 5A. The logical value "1" to be recorded is recorded.

불량 해석 메모리(53)는 피시험 메모리(3)의 기억 용량과 동등한 기억 용량이 필요하고, 피시험 메모리(3)에서 발생한 불량 셀의 위치를 불량 해석 메모리(5B)에 기억시킨다. 시험 종료후에 불량 해석 메모리(5B)를 독출함으로써 「1」이 독출되는 어드레스에 불량 셀이 존재하는 것으로 해석한다.The failure analysis memory 53 requires a storage capacity equivalent to that of the memory under test 3, and stores the position of the defective cell generated in the memory under test 3 in the failure analysis memory 5B. After the test is completed, the failure analysis memory 5B is read to interpret that a defective cell exists at the address where " 1 " is read.

피시험 메모리(3)의 기억 용량은 증대되는 추세에 있다. 이로 인해 불량 해석을 행할 경우 불량 셀의 갯수가 적어도 피시험 메모리(5B)를 전부 독출해야 하기 때문에 시간이 많이 소요된다. 이 결과, 불량 셀의 위치를 정하는 데에는 시간이 많이 소요된다는 결점이 있다.The storage capacity of the memory under test 3 tends to increase. For this reason, when the failure analysis is performed, it takes a long time because the number of defective cells must read at least the memory under test 5B. As a result, there is a drawback that it takes a long time to locate the defective cell.

본 발명의 목적은 불량 셀의 어드레스 위치를 단시간에 정할 수 있는 기능을 부가한 메모리 시험 장치를 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a memory test apparatus with the function of determining the address position of a defective cell in a short time.

본 발명의 메모리 시험 장치는 불량 해석 메모리를 액세스하는 어드레스 신호중 임의의 소정 비트의 신호를 취출(取出)할 수 있는 어드레스 선택기와, 이 어드레스 선택기에 의해 취출된 임의의 소정 비트의 어드레스 신호에 의하여 액세스되고 논리 비교기로부터의 불량 검출 신호에 의하여 불량을 표시하는 논리 데이타를 압축하여 격납하는 압축 격납 메모리를 포함하는 것을 특징으로 한다.The memory test apparatus of the present invention is accessed by an address selector capable of extracting an arbitrary predetermined bit signal from an address signal for accessing a failure analysis memory, and an address signal of an arbitrary predetermined bit extracted by the address selector. And a compression storage memory for compressing and storing logical data indicating a failure by a failure detection signal from a logic comparator.

본 발명의 구성에 의하면, 어드레스 선택기에 있어서 불량 해석 메모리에 인가되는 어드레스 신호의 상위 비트를 선택함으로써 불량 해석 메모리의 메모리 공간을 복수의 블록으로 분할할 수 있다. 예를 들어, 16비트의 어드레스 신호의 상위 2 비트를 선택함으로써 16 비트로 구성된 메모리 공간을 4 분할하여 4개의 블록으로 집약해서 표현할 수 있다. 불량이 발생했을 경우, 불량 해석 메모리에는 그 불량 발생 어드레스에 불량을 표시하는 논리치 「1」이 기록된다. 이것에 대하여 압축 격납 메모리에는 그 어드레스가 속하는 블록에 「1」이 기록된다. 따라서 불량 셀을 결정하는 경우, 압축 격납 메모리에서 「1」이 기록되어 있는 블록을 검출하여 이 블록에 대응되는 불량 해석 메모리의 메모리 영역만을 독출하면 불량 셀을 포함하는 어드레스를 정할 수 있다. 따라서 단시간에 불량 셀의 위치를 정할 수 있다.According to the configuration of the present invention, the memory space of the failure analysis memory can be divided into a plurality of blocks by selecting the upper bits of the address signal applied to the failure analysis memory in the address selector. For example, by selecting the upper two bits of the 16-bit address signal, the memory space composed of 16 bits can be divided into four blocks and expressed in four blocks. When a failure occurs, a logic value "1" indicating a failure is recorded in the failure occurrence address in the failure analysis memory. On the other hand, "1" is written in the block to which the address belongs to the compression storage memory. Therefore, when the defective cell is determined, an address including the defective cell can be determined by detecting the block in which the "1" is written in the compression storage memory and reading only the memory area of the defective analysis memory corresponding to the block. Therefore, the position of the defective cell can be determined in a short time.

제1도에서는 본 발명의 일실시예를 도시하며, 제4도와 대응하는 부분에는 동일 부호를 인가한다. 본 발명에서는 불량 해석기(5)의 불량 해석 메모리(5B)에 인가하는 어드레스 신호(AR)중 어떤 특정 비트의 신호만을 취출하는 어드레스 선택기(5C)와 어드레스 선택기(5C)에서 선택한 임의의 비트의 어드레스 신호에 의하여 액세스되는 압축 격납 메모리(5D)가 추가 구성되는 것을 특징으로 한다.1 shows an embodiment of the present invention, in which the same reference numerals are applied to the corresponding parts of FIG. In the present invention, an address of any bit selected by the address selector 5C and the address selector 5C which extracts only a signal of a specific bit from the address signal AR applied to the failure analysis memory 5B of the failure analyzer 5 is selected. It is characterized in that the compression storage memory 5D which is accessed by the signal is further configured.

어드레스 선택기(5C)는 불량 해석 메모리(5B)에 인가하는 어드레스 신호(AR)중의 임의의 비트를 선택하여 취출할 수 있다. 예를 들어, 어드레스 신호(AR)가 16 비트일 때, 예를 들어 상위 2 비트를 선택하고, 그 2 비트의 어드레스 신호로 압축 격납 메모리(5D)를 액세스하는 경우, 제2도에 도시된 바와 같이 압축 격납 메모리(5D)에는 불량 해석 메모리(5B)의 전체 영역을 4 분할한 블록(B₁, B₂, B₃, B₄)으로서 집약해서 표현할 수 있다.The address selector 5C can select and take out any bit in the address signal AR applied to the failure analysis memory 5B. For example, when the address signal AR is 16 bits, for example, when the upper two bits are selected and the compression storage memory 5D is accessed with the address signals of the two bits, as shown in FIG. In the same manner, the compressed storage memory 5D can be collectively represented as blocks B ₁ , B ₂ , B ₃ , and B _{4 obtained} by dividing the entire area of the failure analysis memory 5B.

불량 검출 신호(FAIL)가 예를 들어 블록(B₂)에서 집중해서 발생했을 경우는 불량이 발생할 때마다 블록(B₂)에 「1」 논리가 중첩되어 기록된다. 불량 해석을 실시할 경우에는 처음에 압축 격납 메모리(5D)를 독출하여 「1」 논리가 기록되어 있는 블록을 검출한다. 본 예에서는 블록 B₂가 검출된다. 「1」논리가 기록되어 있는 블록(B₂)이 검출되면 그 블록(B₂)에 대응하는 불량 해석 메모리(5B)의 영역만을 독출하면 불량 셀이 존재하는 어드레스를 정할 수가 있다. 따라서 본 예에서는 불량 해석 메모리(5B)의 전영역을 독출하는 시간의 1/4의 시간 동안에 불량 셀의 위치를 정할 수 있다.When the defect detection signal FAIL is concentrated at, for example, the block B ₂ , the logic “1” is superimposed on the block B ₂ every time a defect occurs. In performing the failure analysis, the compressed storage memory 5D is first read out to detect a block in which "1" logic is recorded. In this example, block B ₂ is detected. When a block B ₂ in which "1" logic is recorded is detected, only an area of the failure analysis memory 5B corresponding to the block B ₂ is read out, and an address in which a defective cell exists can be determined. Therefore, in this example, the position of the defective cell can be determined during a quarter of the time for reading the entire area of the defective analysis memory 5B.

제3도는 본 발명의 다른 실시예를 도시하는 도면이다. 본 예에서는 동시에 복수개의 메모리를 시험할 경우의 실시예를 도시한다. 제1도와 대응되는 부분에 동일 부호를 인가하여 도시한다. 이 경우도 각 불량 해석기(5)에 압축 격납 메모리(5D)를 설치하고, 이 압축 격납 메모리(5D)에 불량 셀의 위치 정보를 압축해서 기록하도록 구성한 경우를 도시한다. 또, 다른 실시예로서 동시에 다수개의 메모리를 시험할 수 있는 메모리 시험 장치에 있어서 불량 해석 메모리(5B)를 1쌍씩 1조로 조합해서 한쪽을 본래의 불량 해석 메모리(5B)로서 이용하고, 다른 쪽을 압축 격납 메모리(5D)로서 이용하도록 구성할 수도 있다. 이와 같이 구성될 경우에는, 동시에 시험할 수 있는 메모리의 수는 반으로 감소되지만 종래의 메모리 시험 장치를 그대로 이용할 수 있는 이점이 있다.3 is a diagram showing another embodiment of the present invention. In this example, an embodiment in the case of testing a plurality of memories at the same time is shown. The same code | symbol is applied to the part corresponding to FIG. This case also shows a case where the compression storage memory 5D is provided in each failure analyzer 5, and the compression storage memory 5D is configured to compress and record the positional information of the defective cells. In another embodiment, in a memory test apparatus capable of testing a plurality of memories at the same time, the defect analysis memory 5B is combined in a pair, and one is used as the original failure analysis memory 5B, and the other is used. It may be configured to be used as the compression storage memory 5D. In such a configuration, the number of memories that can be tested simultaneously is reduced by half, but there is an advantage that a conventional memory test apparatus can be used as it is.

이상의 설명과 같이 본 발명에 의하면 대용량의 메모리에 있어서도 메모리 전체 용량의 수분의 1의 용량을 갖는 압축 격납 메모리(5D)에 불량 셀 위치를 압축해서 기억시키고, 이 압축 격납 메모리(5D)를 독출함으로써 불량 셀의 위치를 개략적으로 파악할 수 있어 단시간에 불량 셀의 위치를 정할 수가 있다. 따라서, 대용량의 메모리에 있어서도 효과적으로 단시간에 메모리 시험을 실행할 수 있는 이점이 있다.As described above, according to the present invention, even in a large memory, the defective cell position is compressed and stored in a compressed storage memory 5D having a capacity of one of the total memory capacity, and the compressed storage memory 5D is read out. The location of the defective cells can be roughly identified, so that the defective cells can be located in a short time. Therefore, there is an advantage that the memory test can be executed effectively in a short time even in a large memory.

Claims

A logic comparator for comparing the read data read out from the memory under test and the expected data output from the pattern generator and outputting a bad detection signal when the read data and the expected data are inconsistent, and a bad detection signal from the logic comparator The control circuit which generates a write control signal each time is applied, the address having the same address space as the memory under test and the address signal applied from the pattern generator and the write control signal applied from the control circuit. A memory test apparatus, comprising: a failure analysis memory capable of recording a logic value for indicating a memory, comprising: an address selector for selecting a predetermined plurality of bits from the address signals applied from the pattern generator; And a compression storage memory for compressing and storing logical data indicating a failure in accordance with said write control signal applied from said control circuit in a block accessed by said plurality of bits of address signals selected by said address selector. Memory test device.

Compares read data read from each of a plurality of memory under test to which a signal of the same test pattern is applied with expected data output from the pattern generator, and generates a bad detection signal when the read data and the expected data are inconsistent. A plurality of logic comparators, a plurality of control circuits for generating a write control signal each time a failure detection signal is input from the logic comparator, and a pattern generator having the same address as the corresponding memory under test of the plurality of memory under test 10. A memory test apparatus comprising: a plurality of failure analysis memories capable of writing a logic value indicating a failure in an address where a failure occurs due to an address signal applied from and a write control signal applied from the control circuit; Word applied from generator A plurality of address selectors for selecting a predetermined plurality of bits from the dress signal; Compressing logical data indicating a failure in accordance with the write control signal applied from the control circuit to a block provided corresponding to each of the failure analysis memories and accessed by the plurality of bit address signals selected by the address selector, A memory test apparatus comprising a plurality of compression storage memories to be stored.