KR100211770B1 - Burst address register - Google Patents
Burst address register Download PDFInfo
- Publication number
- KR100211770B1 KR100211770B1 KR1019960076740A KR19960076740A KR100211770B1 KR 100211770 B1 KR100211770 B1 KR 100211770B1 KR 1019960076740 A KR1019960076740 A KR 1019960076740A KR 19960076740 A KR19960076740 A KR 19960076740A KR 100211770 B1 KR100211770 B1 KR 100211770B1
- Authority
- KR
- South Korea
- Prior art keywords
- address
- clock
- burst
- response
- output terminal
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Abstract
본 발명은 동기식(Synchronous) 파이프-버스트(Pipe-Burst)동작을 하는 스태틱램(SRAM)의 버스트 어드레스 레지스터에 관한 것으로, 본 발명의 목적은 칩내에서 차지하는 면적을 줄일 수 있는 버스트 어드레스 레지스터를 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 버스트 어드레스 레지스터는 패드를 통해 입력되는 외부 어드레스를 소정시간 동안 지연한후 내부 어드레스로 출력하는 어드레스 버퍼와; 상기 내부 어드레스를 제1클럭에 응답하여 래치하는 래치부와; 상기 래치된 내부 어드레스를 제2클럭에 응답하여 연속된 버스트 어드레스를 래치 및 출력하는 제어부로 구성됨을 특징으로 한다.The present invention relates to a burst address register of a static RAM (SRAM) that performs synchronous Pipe-Burst operation, and an object of the present invention is to provide a burst address register that can reduce an area of a chip. have. According to the technical idea for achieving the above object, the burst address register includes an address buffer for delaying the external address input through the pad for a predetermined time and outputting the internal address; A latch unit for latching the internal address in response to a first clock; And a control unit configured to latch and output the burst address in succession in response to the latched internal address in response to a second clock.
Description
본 발명은 동기식(Synchronous) 파이프-버스트(Pipe-Burst)동작을 하는 스태틱램(SRAM)에 관한 것으로, 특히 버스트 어드레스를 생성하기 위한 버스트 어드레스 레지스터에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to static RAMs (SRAMs) that perform synchronous Pipe-Burst operations, and more particularly to burst address registers for generating burst addresses.
동기식 파이프 버스트 동작을 하는 메모리에서 메모리 셀들은 하나의 컬럼 어드레스가 선택된후 이 컬럼 어드레스와 교차되는 로우 어드레스에 의해서 순차적으로 억세스될 수 있다. 이와는 반대로 하나의 로우 어드레스가 선택되면, 이 로우 어드레스와 교차되는 컬럼 어드레스에 의해서도 순차적으로 억세스될 수 있다. 이러한 버스트 동작에 의해서 독출(Read) 또는 기입(Write)등이 고속으로 수행된다.In a memory having a synchronous pipe burst operation, memory cells may be sequentially accessed by a row address intersecting the column address after one column address is selected. On the contrary, when one row address is selected, the row address may be sequentially accessed by the column address crossing the row address. By such a burst operation, a read or a write is performed at a high speed.
제1도는 종래기술에 따라 구현되는 버스트 어드레스 레지스터를 나타낸 회로도이다.1 is a circuit diagram illustrating a burst address register implemented according to the prior art.
제1도를 참조하여 버스트 어드레스 레지스터를 살펴보면, 외부 어드레스 XBAi 를 입력으로 하여 소정시간 동안 지연한후 내부 어드레스를 출력하는 어드레스 버퍼(101)와, 이 어드레스 버퍼(101)의 출력단자에 접속되며 제1클럭 CLK 1에 응답하여 스위칭동작을 수행하는 전송게이트(105)와, 이 전송게이트(105)의 출력단자에 접속되어 래치동작을 하는 데이타 래치(106)와, 이 데이타 래치(106)의 출력단자에 접속되며 제2클럭인 버스트 시작 클럭 CLK 2A에 응답하여 스위칭동작을 하는 전송 게이트(111)와, 상기 전송게이트(105)의 출력단자에 접속되며 토글링하는 클럭 CLK에 응답하여 상기 래치된 내부 어드레스를 출력하는 카운터(107)와, 이 카운터(107)의 출력단자에 접속되며 제2클럭인 버스트 연속 클럭 CLK 2B에 응답하여 스위칭동작을 하는 전송게이트(116) 및 상기 전송게이트들(111,116)의 출력단자와 접속되어 래치동작을 하는 데이타 래치(112)로 구성된다.Referring to FIG. 1, the burst address register is connected to an address buffer 101 for outputting an internal address after delaying for a predetermined time using the external address XBAi as an input, and connected to an output terminal of the address buffer 101. A transmission gate 105 for performing a switching operation in response to one clock CLK 1, a data latch 106 connected to an output terminal of the transmission gate 105 for a latch operation, and an output of the data latch 106; The latched gate in response to a transmission gate 111 connected to a terminal and performing a switching operation in response to the second clock burst burst clock CLK 2A, and a clock CLK connected to an output terminal of the transfer gate 105 and toggling. A counter 107 for outputting an internal address, a transmission gate 116 connected to the output terminal of the counter 107 and performing a switching operation in response to a burst clock CLK 2B which is a second clock; The data latch 112 is connected to the output terminals of the song gates 111 and 116 to perform a latch operation.
전술한 구성요소들중 상기 전송게이트(105)는 상기 제1클럭 CLK 1이 로우레벨로 천이할때 스위칭되는 회로이며, 피모오스 트랜지스터(102)와 엔모오스 트랜지스터(103) 및 인버어터(104)로 이루어진다. 그리고 나머지 상기 전송게이트들(111,116)은 상기 제2클럭 CLK2A, CLK2B이 하이레벨로 천이할때 스위칭되는 회로이며, 상기 전송게이트(111)는 엔모오스 트랜지스터(108)와 피모오스 트랜지스터(109) 및 인버어터(110)로 이루어지고, 상기 전송게이트(116)은 피모오스 트랜지스터(113)와 엔모오스 트랜지스터(114) 및 인버어터(115)로 이루어진다.Among the above-described components, the transfer gate 105 is a circuit which is switched when the first clock CLK 1 transitions to a low level, and the PMOS transistor 102, the NMOS transistor 103, and the inverter 104. Is made of. The remaining transfer gates 111 and 116 are circuits that are switched when the second clocks CLK2A and CLK2B transition to a high level, and the transfer gates 111 may include the NMOS transistor 108, the PMOS transistor 109, and the like. An inverter 110, and the transfer gate 116 includes a PMOS transistor 113, an NMOS transistor 114, and an inverter 115.
그리고 상기 데이타 래치들(106,112)은 두개의 인버어터의 입출력단자가 교차되어 접속된 회로이다.The data latches 106 and 112 are circuits in which input and output terminals of two inverters are connected to each other.
제2도는 제1도에 도시된 회로로 부터 출력되는 신호들의 타이밍관계를 나타낸 도면이다.2 is a diagram showing the timing relationship of signals output from the circuit shown in FIG.
제1도 및 제2도를 참조하면, 동기식 파이프-버스트동작을 하는 스태틱램에서의 버스트 어드레스 레지스터는 버스트 시작 클럭 CLK 2A과 버스트 연속 클럭 CLK 2B에 따라 그 입력 경로가 두 갈래로 나뉘게 되고, 이 두 입력을 멀티플랙스(Multiplex)하여 버스트 어드레스 φBA로 사용하게 된다. 즉 이것은 버스트 어드레스 레지스터의 제2클럭 CLK2(A,B)이 버스트 시작 사이클에서는 클럭 CLK 2A에 응답하여 외부에서 입력되는 어드레스를 샘플링(Sampling)하게 되고 버스트 연속 사이클에서는 클럭 CLK 2B에 응답하여 카운터(107)에서 출력되는 어드레스를 샘플링하게 되는 것이다. 이러한 방법에 의하면 버스트 어드레스 레지스터의 제2클럭 CLK 2(A,B)으로 두개의 독립된 신호선이 각각 필요하게 되고 제어신호 로직(Logic) 또한 복잡해진다.Referring to FIGS. 1 and 2, the burst address register in the synchronous pipe-burst static ram has its input path divided into two parts according to the burst start clock CLK 2A and the burst continuous clock CLK 2B. The two inputs are multiplexed and used as the burst address φBA. In other words, this means that the second clock CLK2 (A, B) of the burst address register samples the externally input address in response to the clock CLK 2A in the burst start cycle and counters in response to the clock CLK 2B in the burst continuous cycle. The address output from 107 is sampled. According to this method, two independent signal lines are required for the second clock CLK 2 (A, B) of the burst address register, and the control signal logic is complicated.
한편, 타이밍도를 나타낸 제2도에서와 같이, 독출 혹은 기입을 하기 위한 시작신호 BeginB가 로우레벨로 샘플링되는 사이클에서 외부 어드레스 XBAi가 상기 버스트 어드레스 레지스터를 경유하여 디코더에 의해 디코딩되고 로우 혹은 컬럼을 선택하여야 한다. 이러한 방식은 점점 더 셋업 마진이 작아지고 사이클도 줄어드는 현재와 같은 추세에서는 상기 신호 BeginB가 활성화되는 사이클내에서 제대로 동작을 할 수 있는 마진이 부족하게 된다.On the other hand, as shown in FIG. 2 of the timing diagram, in the cycle in which the start signal BeginB for reading or writing is sampled at the low level, the external address XBAi is decoded by the decoder via the burst address register and the row or column is read. You must choose. In the current trend of smaller setup margins and fewer cycles, this approach lacks the margin to operate properly within the cycle in which the signal BeginB is activated.
전술한 문제점을 해결하기 위한 본 발명의 목적은 칩내에서 차지하는 면적을 줄일 수 있는 버스트 어드레스 레지스터를 제공함에 있다.SUMMARY OF THE INVENTION An object of the present invention for solving the above problems is to provide a burst address register that can reduce the area occupied in a chip.
본 발명의 다른 목적은 외부 어드레스로 부터 버스트 어드레스를 생성하기까지의 마진을 확보할 수 있는 버스트 어드레스 레지스터를 제공함에 있다.Another object of the present invention is to provide a burst address register that can secure a margin from generation of a burst address to an external address.
본 발명의 또 다른 목적은 버스트 어드레스를 생성하기까지의 경로에 있어서 하나의 경로에 의해 생성할 수 있는 버스트 어드레스 레지스터를 제공함에 있다.It is still another object of the present invention to provide a burst address register that can be generated by one path in a path up to generation of a burst address.
제1도는 종래기술에 따라 구현되는 버스트 어드레스 레지스터를 나타낸 회로도이고,1 is a circuit diagram showing a burst address register implemented according to the prior art,
제2도는 제1도에 도시된 회로를 통해 출력되는 신호들간의 타이밍관계를 나타낸 도면이고,2 is a diagram showing a timing relationship between signals output through the circuit shown in FIG.
제3도는 본 발명의 실시예에 따라 구현되는 버스트 어드레스 레지스터를 나타낸 회로도이고,3 is a circuit diagram illustrating a burst address register implemented according to an embodiment of the present invention.
제4도는 제3도에 도시된 회로를 통해 출력되는 신호들간의 타이밍관계를 나타낸 도면이다.FIG. 4 is a diagram showing timing relationships between signals output through the circuit shown in FIG.
전술한 목적을 구현하기 위한 기술적 사상에 따르면, 버스트 어드레스 레지스터는 패드를 통해 입력되는 외부 어드레스를 소정시간 동안 지연시킨 후 내부 어드레스로 출력하는 어드레스 버퍼와; 상기 내부 어드레스를 제1클럭에 응답하여 래치하는 래치부와; 상기 래치된 내부 어드레스를 제2클럭에 응답하여 연속된 버스트 어드레스를 래치 및 출력하는 제어부로 구성됨을 특징으로 한다.According to a technical concept for realizing the above object, the burst address register includes: an address buffer for delaying an external address input through a pad for a predetermined time and outputting the internal address; A latch unit for latching the internal address in response to a first clock; And a control unit configured to latch and output the burst address in succession in response to the latched internal address in response to a second clock.
상기 래치부는 상기 어드레스 버퍼의 출력단자와 접속되며, 상기 제1클럭의 하강에지에 응답하여 스위칭 동작을 하는 제1전송게이트와; 상기 제1전송게이트의 출력단자에 접속되는 제1데이타 래치로 이루어지고; 상기 제어부는 상기 래치부의 출력단자에 접속되며, 내부클럭에 응답하여 상기 래치된 내부 어드레스를 출력하는 카운터와; 상기 카운터의 출력단자에 접속되며, 상기 제2클럭의 상승에지에 응답하여 스위칭동작을 하는 제2전송게이트와; 상기 제2전송게이트의 출력단자에 접속된 제2데이타 래치로 구성됨을 특징으로 한다.A first transfer gate connected to an output terminal of the address buffer and configured to switch in response to a falling edge of the first clock; A first data latch connected to an output terminal of the first transfer gate; The control unit is connected to an output terminal of the latch unit and outputs the latched internal address in response to an internal clock; A second transmission gate connected to an output terminal of the counter and configured to switch in response to a rising edge of the second clock; And a second data latch connected to an output terminal of the second transfer gate.
이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In addition, it should be noted that like elements and parts in the drawings represent the same numerals wherever possible.
제3도는 본 발명의 실시예에 따라 구현되는 버스트 어드레스 레지스터를 나타낸 회로도이다.3 is a circuit diagram illustrating a burst address register implemented according to an embodiment of the present invention.
제3도를 참조하여 본 발명을 종래기술과 매칭시켜보면, 본 발명에 따른 버스트 어드레스 레지스터는 종래에 사용되던 전송게이트(111)을 제거한 후 하나의 라인을 통해 버스트 어드레스 φBA를 출력하기 위한 회로이다. 또한 상기 전송게이트(116)에 인가되는 클럭 CLK 2에 의해서 모든 버스트 시작과 버스트 연속 사이클을 형성할 수 있게 된다.Referring to FIG. 3, the present invention is matched with the prior art. The burst address register according to the present invention is a circuit for outputting the burst address φ BA through one line after removing the transfer gate 111 used in the related art. . In addition, the clock CLK 2 applied to the transmission gate 116 may form all burst start and burst continuous cycles.
제4도는 제3도에 대한 출력타이밍도이다.4 is an output timing diagram with respect to FIG.
제3도와 제4도를 통하여 본 발명을 살펴보면, 패드를 통해 외부로 부터 입력되는 어드레스 XBAi를 소정시간 지연한 후 출력하고, 이렇게 출력된 내부 어드레스는 클럭 CLK 1에 의해 데이타 래치(106)에 일차적으로 래치된다. 이 클럭 CLK 1은 상기 외부 어드레스 XBAi에 대한 셋업(Setup) 및 홀드(Hold) 마진을 결정하기 위한 것이며, 매 사이클마다 토글링하는 클럭이다. 상기 데이타 래치(106)에 의해 래치된 신호는 카운터(107)에 인가되고, 이 카운터(107)의 출력은 클럭 CLK 2에 응답하여 상기 데이타 래치(112)에 래치된다. 여기서 상기 클럭 CLK 2는 실제로 내부에서 디코딩되어 독출이나 기입이 이루어지는 메모리 셀을 결정하는 어드레스를 래치하기 위한 클럭으로, 어드레스의 셋업 마진을 결정하는 신호이다 즉 상기 독출이나 기입동작을 시작하는 시작신호 BeginB가 로우레벨로 샘플링되고, 한 사이클의 레이턴시(Latency)가 있은후 다음 사이클부터 버스트 어드레스 φBA가 내부의 어드레스로 사용되도록 하여 신호간의 마진을 확보할 수 있게 되는 것이다. 이와 같은 동작을 실현하기 위해서 상기 카운터(107)는 상기 시작신호 BeginB가 로우레벨로 샘플링되는 사이클에서 외부 어드레스 XBAi를 입력으로 하고, 다음 첫 기입이나 독출이 시작되는 사이클전에 받아들인 외부 어드레스의 다음 어드레스를 미리 준비하여야 한다. 이렇게 이미 카운터(107)에서 생성되는 다음 어드레스를 클럭 CLK 2가 버스트 동작을 하는 사이클 구간동안 펄스 형태로 활성화되어야 하므로 제4도에서와 같이 시작과 연속 사이클의 구별없이 통합해서 한개의 경로로 구성할 수 있다.Referring to the present invention through FIG. 3 and FIG. 4, the address XBAi inputted from the outside through the pad is delayed for a predetermined time and then outputted. The internal address thus output is primarily provided to the data latch 106 by the clock CLK 1. Is latched. This clock CLK 1 is for determining the setup and hold margin for the external address XBAi and is a clock that toggles every cycle. The signal latched by the data latch 106 is applied to the counter 107, and the output of the counter 107 is latched to the data latch 112 in response to the clock CLK2. The clock CLK 2 is a clock for latching an address that is actually decoded internally to determine a memory cell to be read or written. The clock CLK 2 is a signal for determining a setup margin of the address, that is, a start signal BeginB for starting the read or write operation. Is sampled at a low level, and after one cycle of latency, the burst address? BA is used as an internal address from the next cycle, thereby securing a margin between signals. In order to realize such an operation, the counter 107 inputs the external address XBAi in a cycle in which the start signal BeginB is sampled at a low level, and the next address of the external address received before the cycle in which the next first writing or reading is started. Should be prepared in advance. Since the next address already generated by the counter 107 must be activated in the form of a pulse during the cycle period in which the clock CLK 2 performs a burst operation, as shown in FIG. Can be.
전술한 바와 같이, 본 발명은 칩내에서 차지하는 면적을 줄일 수 있을 뿐만아니라 외부 어드레스로 부터 버스트 어드레스를 생성하기까지의 마진을 확보할 수 있는 이점을 가진다. 또한, 본 발명은 버스트 어드레스를 생성하기까지의 경로에 있어서 하나의 경로에 의해 생성할 수 있는 이점을 가진다.As described above, the present invention not only reduces the area occupied in the chip, but also has an advantage of securing a margin from generating the burst address from the external address. In addition, the present invention has the advantage that can be generated by one path in the path up to generation of the burst address.
Claims (12)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960076740A KR100211770B1 (en) | 1996-12-30 | 1996-12-30 | Burst address register |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960076740A KR100211770B1 (en) | 1996-12-30 | 1996-12-30 | Burst address register |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980057450A KR19980057450A (en) | 1998-09-25 |
| KR100211770B1 true KR100211770B1 (en) | 1999-08-02 |
Family
ID=19492310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960076740A KR100211770B1 (en) | 1996-12-30 | 1996-12-30 | Burst address register |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100211770B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100438375B1 (en) * | 2001-09-18 | 2004-07-02 | 주식회사 코아매직 | Address input circuit and method in semiconductor memory device |
| KR100672167B1 (en) * | 2005-12-20 | 2007-01-19 | 주식회사 하이닉스반도체 | Address input device of semiconductor memory device |
-
1996
- 1996-12-30 KR KR1019960076740A patent/KR100211770B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980057450A (en) | 1998-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100915554B1 (en) | A semiconductor memory | |
| US5955905A (en) | Signal generator with synchronous mirror delay circuit | |
| US10254782B2 (en) | Apparatuses for reducing clock path power consumption in low power dynamic random access memory | |
| US7239576B2 (en) | Memory device and method of controlling the same | |
| KR0166000B1 (en) | Semiconductor memory device with synchronous dram whose speed grade is not limited | |
| KR0154586B1 (en) | Semiconductor memory device | |
| KR100384775B1 (en) | Method of drive word line and bit line for read and write in quad data rate synchronous sram and circuit of thereof | |
| KR100499623B1 (en) | Internal command signal generator and its method | |
| JP4827399B2 (en) | Semiconductor memory device | |
| US5793665A (en) | High-speed synchronous mask ROM with pipeline structure | |
| US6781919B2 (en) | Address selection circuit and semiconductor memory device with synchronous and asynchronous address signal paths | |
| KR100211770B1 (en) | Burst address register | |
| KR100265760B1 (en) | High speed semiconductor memory device having direct access mode test control circuit and test method thereof | |
| US6822908B1 (en) | Synchronous up/down address generator for burst mode read | |
| US6442103B1 (en) | Synchronous SRAM device with late write function | |
| JP3097301B2 (en) | Semiconductor memory device | |
| KR950003401B1 (en) | Device which generates column address latch signal | |
| KR0157290B1 (en) | Data output buffer of static ram | |
| KR100500414B1 (en) | Test Mode Enable Signaling Circuit of Semiconductor Memory Device | |
| KR100976406B1 (en) | Flip-flop and semiconductor memory apparatus including the same | |
| KR100214537B1 (en) | Column decoder circuit of semiconductor memory device | |
| KR0157878B1 (en) | Ready signal generating circuit for memory | |
| KR20000038480A (en) | Control circuit for data output buffer having small chip area and low power consumption and synchronous dram of dual data rate with same | |
| KR20050091385A (en) | Data align circuit and data align method | |
| KR20000015129A (en) | Precharge signal generating circuit for a synchronous dram semiconductor apparatus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070418 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |