KR0157290B1 - Data output buffer of static ram - Google Patents
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Abstract
[청구범위에 기재된 발명이 속하는 기술분야][Technical field to which the invention described in the claims belongs]
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 스태틱 램에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly, to static RAM.
[발명이 해결하려고 하는 기술적 과제][Technical Challenges to Invent]
전송게이트의 갯수의 감소와 고속동작을 수행할 수 있는 스태틱 램의 데이타 출력버퍼를 제공함에 있다.The present invention provides a static RAM data output buffer that can reduce the number of transmission gates and perform high-speed operation.
[발명의 해결방법의 요지][Summary of the solution of the invention]
메모리 쎌들로부터 출력된 데이타를 증폭하는 센스앰프의 출력을 래치한 후 칩 인에이블신호와 기입 인에이블신호의 조합에 의해 생성된 샘플제어신호에 응답하여 제1 및 제2 출력신호를 출력하는 제어회로와, 상기 제1 및 제2 출력신호를 상기 샘플제어신호에 의해 동기된 래치제어신호와 지연 데이타신호의 노아게이팅에 의해 생성된 데이타제어신호가 상기 래치제어신호가 온되어 있는 구간만 각기 인에이블되게 하는 제1전송게이트들과, 상기 제1전송게이트들을 통과한 제1 및 제2 출력신호를 각기 일시적으로 저장하기 위한 저장수단들과, 상기 저장수단들에 의해 래치된 신호들을 상기 데이타신호에 응답하여 입출력패드로 출력하는 제2전송게이트들을 적어도 구비한다.A control circuit for latching the output of the sense amplifier that amplifies the data output from the memory chips and outputting first and second output signals in response to sample control signals generated by the combination of the chip enable signal and the write enable signal. And enable only the sections in which the latch control signal is turned on for the data control signal generated by the latching of the latch control signal and the delay data signal synchronized with the first and second output signals by the sample control signal. First transmission gates, storage means for temporarily storing the first and second output signals passing through the first transmission gates, and signals latched by the storage means to the data signal. At least second transmission gates which output in response to the input / output pads.
[발명의 중요한 용도][Important Uses of the Invention]
스태틱 램에 적합하게 사용된다.It is suitably used for static rams.
Description
제1도는 종래의 기술에 따라 구성된 데이타 출력버퍼의 회로도.1 is a circuit diagram of a data output buffer constructed in accordance with the prior art.
제2도는 제1도에서 사용되는 여러 제어신호들을 발생하는 회로의 개략적인 회로도.FIG. 2 is a schematic circuit diagram of a circuit for generating various control signals used in FIG.
제3도는 본 발명에 따라 구성된 데이타 출력버퍼의 회로도.3 is a circuit diagram of a data output buffer constructed in accordance with the present invention.
제4도는 제3도에서 사용되는 여러 제어신호들을 발생하는 회로의 개략적인 회로도.4 is a schematic circuit diagram of a circuit for generating various control signals used in FIG.
제5도는 본 발명에 따른 여러 제어신호들의 타이밍 관계를 보여주는 타이밍도.5 is a timing diagram showing a timing relationship of various control signals according to the present invention.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 스태틱 램의 데이타 출력버퍼에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a data output buffer of a static RAM.
일반적으로, 동기(synchronous)반도체 메모리 장치에서 레지스터-레지스터 데이타 출력버퍼는 리드(Read)사이클에서 클럭이 데이타를 래치하고 그 다음 사이클의 클럭을 받아 데이타를 내보내는 회로를 이루고 있다. 이때 하이 임피던스(로우 임피던스)제어는 칩 입에이블신호가 상기 클럭과 동기되어 하이레벨(로우레벨)일때이거나 기입 인에이블신호가 상기 클럭과 동기되어 로우레벨(하이레벨)일때는 동기된 클럭의 다음 사이클에 하이 임피던스(로우 임피던스)를 충족해야 한다.In general, in a synchronous semiconductor memory device, a register-register data output buffer is a circuit in which a clock latches data in a read cycle and receives a clock of the next cycle to output data. At this time, the high impedance (low impedance) control is performed by the chip enable signal. Is a high level (low level) in synchronization with the clock or a write enable signal Is low level (high level) synchronized with the clock, the high impedance (low impedance) must be satisfied in the next cycle of the synchronized clock.
제1도는 종래의 기술에 따라 구성된 데이타 출력버퍼의 회로도이고, 제2도는 제1도에서 사용되는 여러 제어신호들을 발생하기 위한 회로도이다.1 is a circuit diagram of a data output buffer constructed in accordance with the prior art, and FIG. 2 is a circuit diagram for generating various control signals used in FIG.
제1도 및 제2도를 참조하여 설명하면, 단위블럭의 제어회로(10)의 입력인 센스앰프 출력신호 SA,는 메모리 쎌의 데이타를 리드하기 위한 바이폴라 센스앰프의 출력이다. 따라서, 상기 제어회로(10)는 샘플제어신호에 응답하여 DL1, DL2를 출력한다. 상기 DL1과 DL2은 상기 샘플제어신호와 동기된 래치제어신호에 의해 한 사이클동안 래치된다. 상기 래치제어신호에 의해 출력된 NL1은 래이싱(Racing)방지를 위해 Kdata를 인가받아 지연된 Kdata의 반 사이클 동안 래치시켰다고 Kdata의 하이레벨 트리거를 받은 NL3를 칩 인에이블신호와 기입 인에이블신호를 인가받는 오아게이트(36)의 출력을 Kdata와 상보신호인에 동기시킨가 로우레벨인 구간에서 입출력 패드 I/O로 내보낸다. 칩 인에이블신호가 하이레벨이거나 기입 인에이블 신호가 로우레벨일 때에는 데이타 출력인에이블신호가 하이 임피던스가 된다.Referring to FIGS. 1 and 2, the sense amplifier output signal SA, which is an input of the control circuit 10 of the unit block, Is the output of the bipolar sense amplifier for reading data from the memory. Thus, the control circuit 10 is a sample control signal In response, DL1 and DL2 are output. The DL1 and DL2 are the sample control signal Latch control signal synchronized with Latches for one cycle. The latch control signal The NL1 outputted by the chip was latched for half a cycle of delayed Kdata by applying Kdata to prevent lashing, and the chip enable signal of NL3 received the high level trigger of Kdata. And write enable signals The output of the ORA gate 36 receiving the Motivated by Is sent to the I / O pad I / O at the low level. Chip Enable Signal Is high-level or write enable signal Data output enable signal when is low level Becomes high impedance.
상기 샘플제어신호는 상기 클럭신호 퓨즈를 지연회로(27)에서 에지(Edge) 트리거(Trigger)의 기울기를 조절하는 출력신호로 출력한 신호와 기입 인에이블신호를 버퍼회로(28)에서 제어한 신호를 지연(30, 31)시킨 신호를 낸드게이트(32)에서 조합하여 지연회로(33)를 거쳐 출력되는 신호이다. 상기 샘플 제어신호가 로우레벨인 구간 동안 상기 제어회로(10)내의 래치회로에 저장된 신호는 상기 센스앰프 인에이블신호 SA,를 데이타로 설정시킨다.The sample control signal The output signal and the write enable signal are outputted from the clock signal fuse as an output signal for adjusting the slope of an edge trigger in the delay circuit 27. Is a signal output through the delay circuit 33 by combining the signals controlled by the buffer circuit 28 with the delays 30 and 31 at the NAND gate 32. The sample control signal The signal stored in the latch circuit in the control circuit 10 during the low level period is the sense amplifier enable signal SA, Is set to data.
상기 데이타 출력 인에이블신호는 상기 칩 인에이블신호와 기입 인에이블신호를 각기 인가받는 버퍼회로(34)와 (35)의 출력을 오아게이트(36)의 두 입력으로 하여 오아게이팅된 출력은 상기 Kdata에 의해 제어를 받는 전송 게이트(37)의 제어를 받아 지연회로(38)에 의해 지연시킨 신호이다.The data output enable signal Is the chip enable signal And write enable signals The outputs of the buffer circuits 34 and 35 that are respectively applied to the two inputs of the oragate 36 are controlled by the transmission gate 37 controlled by the Kdata. Signal delayed by 38).
전술한 바와 같은 종래의 기술은 레지스터 모드를 구현하기 위해 전송게이트(11, 14, 21, 22)를 세번이나 거쳐야 되는 3단구성이 필요로 했으며, 또한 그 단수만큼의 지연을 초래하게 된다. 또한 상기 데이타 출력 인에이블신호가 인에이블되는 속도가 상기 NL3 데이타보다 빠른 경우에 데이타 출력의 글리치(Glitch)를 발생시킬 위험을 가지고 있다.The prior art as described above required a three-stage configuration that must pass through the transfer gates 11, 14, 21, and 22 three times in order to implement the register mode, and also causes a delay by the number of stages. The data output enable signal There is a risk of generating glitches in the data output if the rate at which is enabled is faster than the NL3 data.
고속의 반도체 메모리 장치에서 외부의 클럭으로부터 데이타 출력까지 스펙(Spec)은 매우 타이트(Tight)한 상황이고, 아울러 글리치는 시스템 페일(Fail)을 유발시킬 수 있는 요소이므로 이를 제거하려는 노력이 진행되고 있다.In high-speed semiconductor memory devices, specifications from the external clock to the data output are very tight, and glitches are a factor that can cause system failure. .
따라서, 본 발명의 목적은 전송게이트의 단수를 줄일 수 있는 스태틱 램의 데이타 출력버퍼를 제공함에 있다.Accordingly, an object of the present invention is to provide a data output buffer of a static RAM that can reduce the number of transmission gates.
본 발명의 다른 목적은 고속동작을 수행할 수 있는 스태틱 램의 데이타 출력 버퍼를 제공함에 있다.Another object of the present invention is to provide a data output buffer of a static RAM capable of high speed operation.
본 발명의 또 다른 목적은 글리치를 없앨수 있는 스태틱 램의 데이타 출력버퍼를 제공함에 있다.It is another object of the present invention to provide a data output buffer of static RAM that can eliminate glitches.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 메모리 쎌들로부터 출력된 데이타를 증폭하는 센스앰프의 출력을 래치한 후 칩인에이블신호와 기입 인에이블신호의 조합에 의해 생성된 샘플제어신호에 응답하여 제1 및 제2 출력신호를 출력하는 제어회로와, 상기 제1 및 제2 출력신호를 상기 샘츨제어신호에 의해 동기된 래치제어신호와 지연된 데이타신호의 노아게이팅에 의해 생성된 데이타제어신호가 상기 래치제어신호가 온되어 있는 구간만 각기 인에이블되게 하는 제1전송게이트들과, 상기 제1전송게이트들을 통과한 제1 및 제2 출력신호를 각기 일시적으로 저장하기 위한 저장수단들과, 상기 저장수단들에 의해 래치된 신호들을 상기 데이타 신호에 응답하여 입출력패드로 출력하는 제2전송게이트들을 적어도 구비함을 특징으로 한다.According to the technical idea of the present invention for achieving the above objects, the latch of the output of the sense amplifier for amplifying the data output from the memory pins and then to the sample control signal generated by the combination of the chip enable signal and the write enable signal. A control circuit for outputting first and second output signals in response, and a data control signal generated by the latching of the latch control signal and the delayed data signal synchronized with the first and second output signals by the sample control signal. Storage means for temporarily storing first and second output signals through which the latch control signal is turned on, the first and second output signals passing through the first and second transmission gates; And at least second transfer gates outputting the signals latched by the storage means to the input / output pad in response to the data signal. The.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.DETAILED DESCRIPTION A detailed description of preferred embodiments of the present invention will now be described with reference to the accompanying drawings.
도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.It should be noted that like elements and parts in the figures represent the same numerals wherever possible.
제3도는 본 발명에 따라 구성된 데이타 출력버퍼의 회로도이고, 제4A도와 제4B도는 제3도에서 사용되는 여러 제어신호들을 발생하는 회로들이고, 제5도는 본 발명에 따른 여러 제어신호들의 타이밍 관계를 보여주는 타이밍도이다.FIG. 3 is a circuit diagram of a data output buffer constructed in accordance with the present invention. FIGS. 4A and 4B are circuits for generating various control signals used in FIG. 3, and FIG. 5 is a diagram illustrating timing relationships of various control signals according to the present invention. Shown is a timing chart.
제3도와 제4도 및 제5도를 참조하여 설명하면, 메모리 쎌들로부터 출력된 데이타를 증폭하는 센스앰프의 출력을 래치한 후 칩인에이블신호와 기입 인에이블신호의 조합에 의해 생성된 샘플제어신호에 각기 응답하여 DL1, DL2를 출력하는 제어회로(100)와, 상기 DL1, DL2를 상기 샘플제어신호에 의해 동기된 래치제어신호와 지연된 데이타 신호 KdataD의 노아게이팅에 의해 생성된 데이타제어신호 Kdata가 상기 래치제어신호가 온되어 있는 구간만 각기 인에이블되게 하는 제1전송 게이트들(39, 40)과, 상기 제1전송게이트들(39, 40)을 통과한 NL2,를 각기 일시적으로 저장하기 위한 인버어터들(41)∼(44)과, 상기 인버어터들(41)∼(44)로 구성된 저장수단들에 의해 래치된 신호들 NL2,을 상기 데이타 신호 Kdata에 응답하여 NL3,로 출력하는 제2전송게이트들(48, 49)과, 상기 제2전송게이트들(48, 49)을 통과한 NL3,를 각기 일시적으로 저장하기 위한 인버어터들(50)∼(53)과, 상기 인버어터들(50)∼(53)로 구성된 저장수단들에 의해 래치된 신호들 NL3,을 각기 입력단자로 인가받아 입출력단자 I/O로 출력하는 노아게이트들(54, 55)로 구성되어 있다.3 and 4 and 5, the chip enable signal after latching the output of the sense amplifier for amplifying the data output from the memory chips. And write enable signals Sample control signal generated by the combination of And a control circuit 100 for outputting DL1 and DL2 in response to the sample control signal. Latch control signal synchronized by And the data control signal Kdata generated by the nogating of the delayed data signal KdataD is the latch control signal. NL2 passing through the first transmission gates 39 and 40 and the first transmission gates 39 and 40 so as to enable only the section in which the ON is turned on. The signals NL2 latched by the inverters 41 to 44 for temporarily storing the data, and the storage means constituted by the inverters 41 to 44, respectively. NL3 in response to the data signal Kdata, NL3 passing through the second transmission gates 48 and 49 and the second transmission gates 48 and 49, The signals NL3 latched by the inverters 50 to 53 for temporarily storing the data, and the storage means constituted by the inverters 50 to 53, respectively. Is composed of NOA gates 54 and 55 that are respectively supplied as input terminals and output to input / output terminal I / O.
상기 샘플제어신호는 종래기술에 따른 샘플링 클럭인와가 분리되지 않고 샘플링과 하이 임피던스 제어를 동시에 구현하고 있다. 즉, 제3도의 샘플제어신호는 센스앰프 인에이블신호 SA,를 칩 인에이블신호가 로우레벨이거나 기입 인에이블신호가 하이레벨인 구간에서만 상기 제어회로(100)을 인에이블시켜 티티엘(TTL)레벨로 반 사이클동안 상기 DL1과 DL2를 출력한다. 상기 래치된 DL1과 DL2는 KdataD와와 동상인를 노아링하여가 온되어 있는 구간만 인에이블되는 데이타 제어신호 Kdata로 각각 상기 NL2 와데이타로 일시 저장하게 된다. 이는 종래기숫에서 제1도의 Kdata와에 의해 제어되는 전송게이트(14)한단을 제거할 수 있다. 이 데이타 제어신호 Kdata에 의해 래치된 NL2와는 다음 클럭 하이 트리거로 인해 동기된 Kdata에 응답하여 입출력패드 I/O로 보내진다.The sample control signal Is a sampling clock according to the prior art Wow Sampling and high impedance control are implemented simultaneously without separation. That is, the sample control signal of FIG. Is the sense amplifier enable signal SA, Chip enable signal Is low-level or write enable signal The control circuit 100 is enabled only during the high level period, and the DL1 and DL2 are output for half a cycle at the TTL level. The latched DL1 and DL2 are KdataD and And statue By noiring NL2 and NL2, respectively, as the data control signal Kdata which is enabled only for the section where it is turned on. Temporarily save as data. This is based on the Kdata of FIG. It is possible to remove one end of the transmission gate 14 controlled by. NL2 latched by this data control signal Kdata Is sent to the I / O pad I / O in response to the synchronized Kdata due to the next clock high trigger.
상기한 바와 같이 본 발명에 따르면, 전송게이트의 갯수를 줄일 수 있는 효과가 있다. 또한 본 발명은 데이타 출력에 있어 지연되는 시간을 줄일 수 있는 효과가 있다. 또한 하이 임피던스보다 데이타전송이 빠른 경우 발생될 수 있는 글리치를 제거할 수 있는 효과가 있다.As described above, according to the present invention, the number of transmission gates can be reduced. In addition, the present invention has the effect of reducing the delay time in the data output. It also has the effect of eliminating glitches that can occur when data transfer is faster than high impedance.
상기한 본 발명은 도면을 중심으로 예를 들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나니 않는 범위내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.Although the present invention described above is limited to, for example, the drawings, the same will be apparent to those skilled in the art that various changes and modifications can be made without departing from the spirit of the present invention.
Claims (2)
Priority Applications (1)
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|---|---|---|---|
| KR1019950043528A KR0157290B1 (en) | 1995-11-24 | 1995-11-24 | Data output buffer of static ram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950043528A KR0157290B1 (en) | 1995-11-24 | 1995-11-24 | Data output buffer of static ram |
Publications (2)
| Publication Number | Publication Date |
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| KR970029847A KR970029847A (en) | 1997-06-26 |
| KR0157290B1 true KR0157290B1 (en) | 1998-12-01 |
Family
ID=19435597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019950043528A KR0157290B1 (en) | 1995-11-24 | 1995-11-24 | Data output buffer of static ram |
Country Status (1)
| Country | Link |
|---|---|
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-
1995
- 1995-11-24 KR KR1019950043528A patent/KR0157290B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970029847A (en) | 1997-06-26 |
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