KR20000015129A - Precharge signal generating circuit for a synchronous dram semiconductor apparatus - Google Patents
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Abstract
Description
본 발명은 동기식 디램 반도체 장치에 관한 것으로서, 특히 프리차지 신호 발생 회로에 관한 것이다.The present invention relates to a synchronous DRAM semiconductor device, and more particularly to a precharge signal generation circuit.
동기식 디램 반도체 장치에 있어서, 메모리 셀 어레이로 데이터를 저장하는 데이터 기입 동작시 일정한 시간 내에 메모리 셀 어레이에 데이터를 기입하여야 한다. 데이터를 기입하기 위해서는 특정 메모리 셀이 선택되고, 상기 선택된 메모리 셀에 데이터를 기입할 때 상기 선택된 메모리 셀에 연결된 비트선에 존재하는 비트선 저항이나 스토리지 모드(storage mode) 접촉 저항 등 여러 가지 원인에 따라 기입 동작이 어려울 수가 있다. 또한 상기 기입 동작은 주변 회로의 동작 전압과 온도에 따른 영향을 많이 받는다. 일반적으로, 상기 기입 동작시 기입 시간을 적게 하여 불량 스크린(screen)을 강화하고, 웨이퍼 상태에서 결함 복구를 수행하고 있다.In a synchronous DRAM semiconductor device, data must be written to a memory cell array within a predetermined time during a data write operation for storing data in the memory cell array. In order to write data, a specific memory cell is selected, and when writing data to the selected memory cell, the memory cell may be used for various reasons such as a bit line resistance or a storage mode contact resistance that exists in the bit line connected to the selected memory cell. Therefore, the write operation may be difficult. In addition, the write operation is greatly affected by the operating voltage and temperature of the peripheral circuit. In general, during the write operation, a write time is shortened to enhance a bad screen, and defect recovery is performed in a wafer state.
그러나, 동기식 디램 반도체 장치에 있어서, 저주파 테스트 장비의 낮은 동작 속도로 인하여 메모리 셀 어레이에 데이터 기입 후 프리차지 명령을 줄 수가 없다. 때문에 저주파 테스트 장비로 동기식 디램 반도체 장치를 테스트할 때, 상기 데이터 기입 동작후 프리차지 모드 불량을 테스트할 수가 없어서, 이에 관련된 불량을 스크린(screen)할 수가 없다. 이와 같이, 동기식 디램 반도체 장치의 기입 마진 불량을 저주파 테스트 장비에서 스크린할 수 없는 문제점이 있다.However, in the synchronous DRAM semiconductor device, due to the low operating speed of the low frequency test equipment, it is not possible to give a precharge command after writing data to the memory cell array. Therefore, when the synchronous DRAM semiconductor device is tested with the low frequency test equipment, the precharge mode failure cannot be tested after the data write operation, and therefore, the failure associated with the screen cannot be screened. As described above, there is a problem in that the writing margin defect of the synchronous DRAM semiconductor device cannot be screened by the low frequency test equipment.
본 발명이 이루고자하는 기술적 과제는 내부에서 프리차지 신호를 발생하는 동기식 디램 반도체 장치의 프리차지 신호 발생 회로를 제공하는 것이다.An object of the present invention is to provide a precharge signal generation circuit of a synchronous DRAM semiconductor device that generates a precharge signal therein.
도 1은 본 발명의 제1 실시예에 따른 동기식 디램 반도체 장치의 프리차지 신호 발생 회로의 회로도.1 is a circuit diagram of a precharge signal generating circuit of a synchronous DRAM semiconductor device according to a first embodiment of the present invention.
도 2는 본 발명의 제2 실시예에 따른 동기식 디램 반도체 장치의 프리차지 신호 발생 회로의 회로도.2 is a circuit diagram of a precharge signal generation circuit of a synchronous DRAM semiconductor device according to a second embodiment of the present invention.
도 3은 상기 도 1 및 도 2에 도시된 프리차지 신호의 타이밍도.3 is a timing diagram of the precharge signal illustrated in FIGS. 1 and 2.
상기 기술적 과제를 이루기 위하여 본 발명은,The present invention to achieve the above technical problem,
메모리 셀 어레이와 상기 메모리 셀 어레이에 데이터를 기입할 때만 인에이블되는 제어 신호를 발생하는 모드 레지스터 셋 회로를 구비하는 동기식 디램 반도체 장치의 프리차지 신호 발생 회로에 있어서, 상기 메모리 셀 어레이에 데이터를 기입할 때 발생하는 기입 신호를 지연시키는 지연기, 및 상기 제어 신호와 상기 지연기의 출력을 조합하여 상기 제어 신호와 상기 지연기의 출력이 모두 논리 하이일 때 프리차지 신호를 발생하는 논리 회로를 구비하는 것을 특징으로 하는 동기식 디램 반도체 장치의 프리차지 신호 발생 회로를 제공한다.A precharge signal generation circuit of a synchronous DRAM semiconductor device having a memory cell array and a mode register set circuit for generating a control signal enabled only when data is written to the memory cell array, wherein the data is written to the memory cell array. And a delay circuit for delaying a write signal generated when the control signal is generated, and a logic circuit for generating a precharge signal when both the control signal and the output of the delay unit are logic high by combining the control signal and the output of the delay unit. A precharge signal generation circuit of a synchronous DRAM semiconductor device is provided.
상기 본 발명에 의하여 저주파 테스트 장비에 의하여 동기식 디램 반도체 장치의 기입 마진 불량이 스크린된다.According to the present invention, a poor write margin of the synchronous DRAM semiconductor device is screened by the low frequency test equipment.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 제1 실시예에 따른 동기식 디램 반도체 장치의 프리차지 신호 발생 회로의 회로도이다. 도 1을 참조하면, 본 발명의 제1 실시예에 따른 동기식 디램 반도체 장치의 프리차지 신호 발생 회로(101)는 지연기(121) 및 논리 회로(131)를 구비한다. 논리 회로에 모드 레지스터 셋 회로가 연결된다.1 is a circuit diagram of a precharge signal generation circuit of a synchronous DRAM semiconductor device according to a first embodiment of the present invention. Referring to FIG. 1, the precharge signal generation circuit 101 of the synchronous DRAM semiconductor device according to the first embodiment of the present invention includes a delay unit 121 and a logic circuit 131. The mode register set circuit is connected to the logic circuit.
지연기(121)는 반도체 메모리 장치가 구비하는 메모리 셀 어레이에 데이터를 기입할 때 발생하는 기입 신호(ΦW)를 소정 시간 지연시킨다.The delay unit 121 delays the write signal .phi.W generated when data is written into the memory cell array included in the semiconductor memory device for a predetermined time.
모드 레지스터 셋 회로는 상기 메모리 셀 어레이에 데이터를 기입할 때만 인에이블되는 제어 신호(ΦMRS)를 발생한다.The mode register set circuit generates a control signal .phi.MRS that is only enabled when writing data to the memory cell array.
논리 회로(131)는 제어 신호(ΦMRS)와 지연기(121)의 출력을 조합하여 제어 신호(ΦMRS)와 지연기의 출력이 모두 논리 하이일 때 프리차지 신호(ΦPRE)를 발생한다. 제어 신호(ΦMRS)와 지연기(121)의 출력 중 어느 하나라도 논리 로우(low)이면 논리 회로(131)는 프리차지 신호(ΦPRE)를 발생하지 않는다. 논리 회로(131)는 낸드 게이트(NAND Gate)(141)와 인버터(143)를 구비한다. 낸드 게이트(141)는 제어 신호(ΦMRS)와 지연기(121)의 출력을 입력하고, 제어 신호(ΦMRS)와 지연기(121)의 출력 중 어느 하나라도 논리 로우이면 논리 하이를 출력하고, 제어 신호(ΦMRS)와 지연기(121)의 출력이 모두 논리 하이이면 논리 로우를 출력한다. 인버터(143)는 낸드 게이트(141)의 출력을 반전시킨다. 인버터(143)로부터 프리차지 신호(ΦPRE)가 발생한다.The logic circuit 131 combines the control signal? MRS and the output of the delayer 121 to generate the precharge signal? PRE when both the control signal? MRS and the output of the delayer are logic high. If any one of the control signal .phi.MRS and the output of the delayer 121 is logic low, the logic circuit 131 does not generate the precharge signal .phi.RE. The logic circuit 131 includes a NAND gate 141 and an inverter 143. The NAND gate 141 inputs the control signal? MRS and the output of the delayer 121, and outputs a logic high if any one of the control signal? MRS and the output of the delayer 121 is logic low and controls the result. If both the signal .phi.MRS and the output of the delayer 121 are logic high, a logic low is output. The inverter 143 inverts the output of the NAND gate 141. The precharge signal Φ PRE is generated from the inverter 143.
상술한 바와 같이, 모드 레지스터 셋 회로에서 제어 신호(ΦMRS)를 발생하여 프리차지 신호(ΦPRE)를 발생함으로써 저주파 테스트 장비로 동기식 디램 반도체 장치의 기입 마진 불량을 스크린 할 수 있다.As described above, by generating the control signal Φ MRS in the mode register set circuit and generating the precharge signal Φ PRE, the write margin defect of the synchronous DRAM semiconductor device may be screened by the low frequency test equipment.
도 2는 본 발명의 제2 실시예에 따른 동기식 디램 반도체 장치의 프리차지 신호 발생 회로의 회로도이다. 도 2를 참조하면 본 발명의 제2 실시예에 따른 동기식 디램 반도체 장치의 프리차지 신호 발생 회로(201)는 지연기들(221,222)과 논리 회로(231)를 구비한다.2 is a circuit diagram of a precharge signal generation circuit of a synchronous DRAM semiconductor device according to a second embodiment of the present invention. Referring to FIG. 2, the precharge signal generation circuit 201 of the synchronous DRAM semiconductor device according to the second embodiment of the present invention includes delayers 221 and 222 and a logic circuit 231.
지연기들(221,222)은 각각 반도체 메모리 장치가 구비하는 메모리 셀 어레이에 데이터를 기입할 때 발생하는 기입 신호(ΦW)를 소정 시간 지연시킨다.The delayers 221 and 222 respectively delay the write signal .phi.W generated when data is written to the memory cell array included in the semiconductor memory device.
모드 레지스터 셋 회로들은 각각 상기 메모리 셀 어레이에 데이터를 기입할 때만 인에이블되는 제어 신호들(ΦMRS1,ΦMRS2)을 발생한다.Mode register set circuits generate control signals? MRS1 and? MRS2 that are only enabled when writing data to the memory cell array, respectively.
논리 회로(231)는 제어 신호들(ΦMRS1,ΦMRS2)과 지연기들(221,222)의 출력들을 조합하여 제어 신호(ΦMRS1)와 지연기(221)의 출력이 모두 논리 하이이거나 또는 제어 신호(ΦMRS2)와 지연기(222)의 출력이 모두 논리 하이일 때 프리차지 신호(ΦPRE)를 발생한다. 논리 회로(231)는 낸드 게이트들(241,242,243)을 구비한다. 낸드 게이트(241)는 제어 신호(ΦMRS1)와 지연기(221)의 출력을 입력하고, 제어 신호(ΦMRS1)와 지연기(221)의 출력 중 어느 하나라도 논리 로우이면 논리 하이를 출력하고, 제어 신호(ΦMRS1)와 지연기(221)의 출력이 모두 논리 하이이면 논리 로우를 출력한다. 낸드 게이트(242)는 제어 신호(ΦMRS2)와 지연기(222)의 출력을 입력하고, 제어 신호(ΦMRS2)와 지연기(222)의 출력 중 어느 하나라도 논리 로우이면 논리 하이를 출력하고, 제어 신호(ΦMRS2)와 지연기(222)의 출력이 모두 논리 하이이면 논리 로우를 출력한다. 낸드 게이트(243)는 낸드 게이트들(241,242)의 출력들을 입력하고, 낸드 게이트들(241,242)의 출력들 중 어느 하나라도 논리 로우이면 논리 하이를 출력하고, 낸드 게이트들(241,242)의 출력들이 모두 논리 하이이면 논리 로우를 출력한다.The logic circuit 231 combines the outputs of the control signals? MRS1 and? MRS2 and the delayers 221 and 222 so that the outputs of the control signal? MRS1 and the delayer 221 are both logic high or the control signal? MRS2. And the output of the delay unit 222 are both logic high to generate a precharge signal Φ PRE. Logic circuit 231 includes NAND gates 241, 242, 243. The NAND gate 241 inputs the control signal? MRS1 and the output of the delayer 221, and outputs a logic high if any one of the control signal? MRS1 and the output of the delayer 221 is logic low. If both the signal .phi.MRS1 and the output of the delay unit 221 are logic high, a logic low is output. The NAND gate 242 inputs the control signal? MRS2 and the output of the delayer 222, and outputs a logic high if any one of the control signal? MRS2 and the output of the delayer 222 is logic low. If both the signal .phi.MRS2 and the output of the delay unit 222 are logic high, a logic low is output. The NAND gate 243 inputs the outputs of the NAND gates 241 and 242, outputs a logic high when any of the outputs of the NAND gates 241 and 242 are logic low, and the outputs of the NAND gates 241 and 242 are all. If logic high, output logic low.
상술한 바와 같이, 모드 레지스터 셋 회로들에서 제어 신호들(ΦMRS1,ΦMRS2)을 발생하여 프리차지 신호(ΦPRE)를 발생함으로써 저주파 테스트 장비로 동기식 디램 반도체 장치의 기입 마진 불량을 스크린 할 수 있다.As described above, by generating the control signals Φ MRS1 and Φ MRS2 in the mode register set circuits to generate the precharge signal Φ PRE, the write margin failure of the synchronous DRAM semiconductor device may be screened by the low frequency test equipment.
도 3은 상기 도 1 및 도 2에 도시된 프리차지 신호의 타이밍도이다. 도 3에 도시된 바와 같이, 클럭 신호(CLK)의 상승 에지(edge)에서 액티브 명령, 독출 명령 및 기입 명령이 입력되고, 상기 기입 명령이 입력된 직후에 프리차지 신호가 발생한다.3 is a timing diagram of the precharge signal illustrated in FIGS. 1 and 2. As shown in FIG. 3, an active command, a read command, and a write command are input at the rising edge of the clock signal CLK, and a precharge signal is generated immediately after the write command is input.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiments have been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
상술한 바와 같이 본 발명에 따르면, 내장된 모드 레지스터 셋 회로를 이용하여 기입시에만 인에이블되는 제어 신호를 발생함으로써 저주파 테스트 장비로 동기식 디램 반도체 장치의 기입 마진 불량을 스크린할 수가 있다.According to the present invention as described above, by using the built-in mode register set circuit to generate a control signal enabled only during writing, it is possible to screen the write margin failure of the synchronous DRAM semiconductor device with the low frequency test equipment.
Claims (1)
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| KR1019980034870A KR20000015129A (en) | 1998-08-27 | 1998-08-27 | Precharge signal generating circuit for a synchronous dram semiconductor apparatus |
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| KR1019980034870A KR20000015129A (en) | 1998-08-27 | 1998-08-27 | Precharge signal generating circuit for a synchronous dram semiconductor apparatus |
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Country Status (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100562653B1 (en) * | 2004-10-29 | 2006-03-20 | 주식회사 하이닉스반도체 | Semiconductor memory device |
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1998
- 1998-08-27 KR KR1019980034870A patent/KR20000015129A/en not_active Application Discontinuation
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