KR100204067B1 - Method of manufacturing multi-channel mosfet - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
반도체 장치 제조방법Semiconductor device manufacturing method
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
종래의 기술은 여러 단계의 전류흐름 상태를 갖도록 하기 위하여 여러 개의 소자로 구성되기 때문에 그 구성 및 공정이 복잡하고, 특성 또한 우수하지 못할 뿐만 아니라, 게이트 전압 변화에 대한 여유도가 작은 출력 특성을 나타내는 문제점이 있었음.Since the conventional technology is composed of a plurality of elements in order to have a multi-phase current flow state, the configuration and process are complicated, and the characteristics are not excellent, and the output characteristics exhibit a small margin against gate voltage change. There was a problem.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
전계효과 트랜지스터의 드레인과 게이트 아래의 채널 사이의 도전층에 절연층을 삽입함으로써 드레인과 게이트 사이에서 채널층과 절연층 채널층이 반복되도록 구성하여 인가된 게이트 전압의 크기에 다라 절연층에 의해 게이트와 드레인 사이에 있는 구분된 채널이 선택되도록하여 여러 단계의 전류흐름 상태를 만들 수 있는 전계 효과 트랜지스터 제조 방법을 제공하고자 함.By inserting an insulating layer in the conductive layer between the drain of the field effect transistor and the channel under the gate, the channel layer and the insulating layer channel layer are repeated between the drain and the gate, and the gate is separated by the insulating layer depending on the applied gate voltage. It is intended to provide a method for manufacturing a field effect transistor that allows a separate channel between the drain and drain to be selected to create a multi-phase current flow state.
4. 발명의 중요한 용도4. Important uses of the invention
게이트 전압에 따라 전류의 흐름을 선택할 수 있는 스위칭 회로에 이용됨.Used in switching circuits to select the flow of current according to the gate voltage.
Description
본 발명은 전계 효과 트랜지스터 제조 방법에 관한 것으로, 특히 게이트의 인가 전압에 따라 출력을 여러 가지 상태로 정의할 수 있는 다중 채널 전계 효과 트랜지스터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a field effect transistor, and more particularly, to a method for manufacturing a multichannel field effect transistor that can define an output in various states according to an applied voltage of a gate.
종래에는 여러 단계의 안정된 동작 상태를 유지하기 위해서 여러 개의 단위 소자를 이용한 회로의 구성이 필요하였다. 또한 전계 효과 트랜지스터의 동작 여유도를 크게하기 위하여 소자 자체의 특성을 개선시키는데 중점을 두었다.Conventionally, in order to maintain a stable operating state of several stages, a circuit configuration using several unit elements is required. In addition, the emphasis is placed on improving the characteristics of the device itself in order to increase the operating margin of the field effect transistor.
그러나, 이와 같은 종래의 기술은 여러 단계의 전류흐름 상태를 갖도록 하기 위하여 여러 개의 소자로 구성되기 때문에 그 구성 및 공정이 복잡하고, 특성 또한 우수하지 못할 뿐만 아니라, 게이트 전압 변화에 대한 여유도가 작은 출력 특성을 나타내므로 이에 대한 개선이 시급하다 할 것이다.However, such a conventional technique is composed of a plurality of elements to have a multi-phase current flow state, the configuration and process is complicated, not only excellent characteristics, but also a small margin for gate voltage change As it shows the output characteristics, it is urgent to improve it.
본 발명은 게이트와 드레인 사이의 활성층에 절연층을 삽입하여 게이트 전압이 절연층 폭만큼 채널을 공핍시키는 동안 드레인 전류가 변화되지 않도록 함으로써 보통의 트랜지스터에 비해 게이트 전압 변화에 대한 여유도가 큰 특성을 나타내는 다중 채널 전계 효과 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.According to the present invention, the drain current is not changed while the gate voltage is depleted by the insulating layer width by inserting the insulating layer into the active layer between the gate and the drain, so that the margin of the gate voltage change is greater than that of the ordinary transistor. An object of the present invention is to provide a method for manufacturing a multi-channel field effect transistor.
도1A 내지 도 1C는 본 발명의 일실시예에 따른 전계 효과 트랜지스터 제조 공정도,1A to 1C are diagrams illustrating a field effect transistor manufacturing process according to an embodiment of the present invention;
도2A 내지 도2D는 본 발명의 일실시예에 따라 형성된 전계 효과 트랜지스터의 동작 특성 설명을 위한 단면도.2A through 2D are cross-sectional views for explaining operating characteristics of a field effect transistor formed according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
10, 20 : GaAs 기판11, 13, 21, 23 : 도전층10, 20: GaAs substrate 11, 13, 21, 23: conductive layer
12, 22 : 절연층14, 24 : 소오스12, 22: insulating layer 14, 24: source
15, 25 : 드레인16, 26 : 채널영역15, 25 drain 16, 26 channel region
17, 27 : 소오스 단자18, 28 : 드레인 단자17, 27: source terminal 18, 28: drain terminal
19, 29 : 게이트A : 공핍증19, 29: Gate A: Depletion
상기와 같은 목적을 달성하기 위하여 본 발명은 반도체 기판 상에 형성된 소오스 및 드레인; 상기 소오스와 게이트 형성 영역 사이에 형성된 제1 채널 영역; 상기 제1 채널 영역 상부에 형성된 게이트; 상기 제1 채널 영역과 상기 드레인 사이에 위치하되, 차례로 적층된 다수의 도전층 및 절연층으로 구성된 제2 채널 영역 및 상기 소오스 및 드레인 상부에 형성된 소오스 단자 및 드레인 단자를 구비하여 이루어진다.The present invention to achieve the above object is a source and drain formed on a semiconductor substrate; A first channel region formed between the source and the gate formation region; A gate formed on the first channel region; A second channel region disposed between the first channel region and the drain, and sequentially formed of a plurality of conductive layers and an insulating layer, and a source terminal and a drain terminal formed on the source and the drain.
또한, 본 발명은 반도체 기판 상에 형성된 소오스; 상기 소오스와 게이트 형성 영역 사이에 형성된 제1 채널 영역; 상기 제1 채널 영역 상부에 형성된 게이트; 상기 제1 채널 영역과 드레인 형성 영역 사이에 위치하되, 차례로 적층된 다수의 도전층 및 절연층으로 구성된 제2 채널 영역; 상기 다수의 도전층에 각각 독립적으로 콘택되는 다수의 드레인; 상기 소오스 상부에 형성된 소오스 단자, 및 상기 다수의 드레인에 각각 독립적으로 콘택되는 다수의 드레인 단자를 구비하여 이루어진다.In addition, the present invention is a source formed on a semiconductor substrate; A first channel region formed between the source and the gate formation region; A gate formed on the first channel region; A second channel region disposed between the first channel region and the drain formation region, the second channel region including a plurality of conductive layers and an insulating layer sequentially stacked; A plurality of drains each independently contacting the plurality of conductive layers; And a source terminal formed on the source and a plurality of drain terminals independently contacting the plurality of drains, respectively.
또한, 본 발명은 반도체 기판 상에 이후 활성 영역이 형성될 다수의 도전층 및 절연층을 차례로 적층시키는 단계; 상기 다수의 도전층 및 절연층 상에 선택적 이온주입을 실시하여 소오스 및 드레인을 형성하는 단계; 상기 다수의 도전층 및 절연층 상에 선택적 이온주입을 실시하여 상기 소오스에 콘택되는 제1 채널 영역 및 사이 다수의 도전층 및 절연층으로 구성되어 상기 드레인에 콘택되는 제2 채널 영역을 형성하는 단계, 및 상기 소오스 및 드레인 상에 저항성 접촉을 가지는 소오스 단자 및 드레인 단자를 형성하고, 게이트를 형성하는 단계를 포함하여 이루어진다.In addition, the present invention comprises the steps of sequentially stacking a plurality of conductive layers and insulating layers on the semiconductor substrate, the active region will be formed later; Performing selective ion implantation on the plurality of conductive and insulating layers to form a source and a drain; Performing selective ion implantation on the plurality of conductive layers and the insulating layer to form a first channel region contacting the source and a second channel region composed of a plurality of conductive layers and insulating layers in contact with the drain; And forming a source terminal and a drain terminal having ohmic contacts on the source and drain, and forming a gate.
이하, 첨부된 도면 1A 내지 도1C를 참조하여 본 발명의 일실시예에 따른 전계 효과 트랜지스터 제조 방법을 상술한다.Hereinafter, a method of manufacturing a field effect transistor according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings 1A to 1C.
먼저, 도1A에 도시된 바와 같이 반절연 또는 절연 상태의 GaAs 기판(10) 상부에 도전층(11)과 절연층(12) 그리고 도전층(13)을 에피택셜층의 성장방법으로 차례로 형성한다. 이때, 도전층(11, 13)의 두께와 도전율은 전류가 흐를 수 있는 양을 정의하게 되므로 이를 고려하여 에피택셜 성장을 하도록 하며, 절연층(12)의 두께는 게이트 전압의 변화에 대한 전류 증가의 중단 상태를 유지하도록 하는데 영향을 미치므로 두께를 특성에 맞게 적정화 한다. 이러한 도전층(11, 13)과 절연층(12)의 반복적인 적층은 본 발명의 전계 효과 트랜지스터에서 구분되는 채널의 수를 정의하므로 임의로 정의할 수 있다.First, as illustrated in FIG. 1A, a conductive layer 11, an insulating layer 12, and a conductive layer 13 are sequentially formed on the GaAs substrate 10 in a semi-insulated or insulated state by a method of growing an epitaxial layer. . At this time, since the thickness and the conductivity of the conductive layers 11 and 13 define the amount of current flow, the epitaxial growth is made in consideration of this, and the thickness of the insulating layer 12 increases the current with respect to the change of the gate voltage. It has an effect on maintaining the interrupted state of the battery, so the thickness is appropriately adjusted according to the characteristics. The repeated stacking of the conductive layers 11 and 13 and the insulating layer 12 may be arbitrarily defined because it defines the number of channels to be distinguished in the field effect transistor of the present invention.
이어서, 도 1B에 도시된 바와 같이 전체구조 상부에 포토레지스트를 도포하고, 소오스와 드레인이 형성될 부분만 열리도록 포토레지스트 패턴을 형성한 다음, 이를 이온주입 장벽으로하여 소오스(14)와 드레인(15) 부분만 선택적으로 저저항 상태가 될 수 있도록 고농도로 Si 등을 이온주입한 후 포토레지스트 패턴을 제거한다. 계속하여, 전체구조 상부에 포토레지스트를 도포하고, 포토레지스트 패턴을 형성하여 소오스(14)와 게이트 사이, 게이트 아래 부분에 도전층이 형성될 수 있도록 선택적 이온주입하고 포토레지스트 패턴을 제거한다. 계속하여, 고온에서 열처리를 실시하여 활성화하면 주입된 이온에 의해 절연층은 도전층으로 변화되어 채널영역(16)이 형성된다. 여기에서, 이온주입은 기판상의 게이트 부분과 소오스와 게이트 사이의 절연층을 도전층으로 변화시킬 뿐 아니라 전계 효과 트랜지스터의 전류-전압 특성을 좌우하므로 제작하고자 하는 소자의 특성에 맞도록 이온주입양과 에너지를 조절한다.Subsequently, as shown in FIG. 1B, a photoresist is applied over the entire structure, a photoresist pattern is formed to open only a portion where the source and drain are to be formed, and then the source 14 and the drain ( 15) Remove the photoresist pattern after ion implantation of Si at high concentration so that only the part can be selectively in a low resistance state. Subsequently, a photoresist is applied over the entire structure, and a photoresist pattern is formed to selectively ion implant and remove the photoresist pattern so that a conductive layer can be formed between the source 14 and the gate and below the gate. Subsequently, when heat treatment is performed at a high temperature and activated, the insulating layer is changed into a conductive layer by the implanted ions, thereby forming the channel region 16. Here, the ion implantation not only changes the gate portion on the substrate and the insulating layer between the source and the gate into a conductive layer, but also influences the current-voltage characteristics of the field effect transistor, so that the ion implantation amount and energy are appropriate for the characteristics of the device to be manufactured. Adjust
이어서, 도 1C에 도시된 바와 같이 활성화된 기판의 소오스(14)와 드레인(15)상에 포토 리소그라피와 저항성 금속의 증착, 리프트-오프 방법을 이용하여 저항성 금속을 형성하고, 열처리하여 금속과 기판 사이의 접촉을 저항성 접촉으로 변화시켜 전극(17, 18)을 형성할 수 있도록 한 다음, 포토 리소그라피와 금 속의 증착, 리프트-오프 방법에 의해 게이트(19)를 형성함으로써 본 발명의 일실시예에 따른 전계 효과 트랜지스터 제조를 완료한다.Subsequently, a resistive metal is formed on the source 14 and the drain 15 of the activated substrate using photolithography, deposition of a resistive metal, and a lift-off method as shown in FIG. 1C, followed by heat treatment to form a resistive metal. In the embodiment of the present invention, the electrodes 17 and 18 can be formed by changing the contact between the resistive contacts and then forming the gate 19 by photolithography and metal deposition and lift-off methods. The field effect transistor manufacturing according to this is completed.
이하, 도 2A 내지 도 2D를 참조하여 제조된 전계 효과 트랜지스터의 동작 특성을 상술한다.Hereinafter, operation characteristics of the field effect transistor manufactured by referring to FIGS. 2A to 2D will be described in detail.
먼저, 도 2A는 GaAs 기판(20)상의 게이트(29) 아래의 모든 채널영역(26)을 공핍시킬 수 있을 만큼 큰 역방향의 전압이 인가될 경우를 나타낸 것으로, 드레인(25)에는 전류가 흐르지 못하게 된다.First, FIG. 2A illustrates a case where a reverse voltage is applied to the channel 25 so that all the channel regions 26 under the gate 29 on the GaAs substrate 20 can be depleted. do.
그러나, 게이트에 가해진 전압이 작아지면 드레인(25)의 채널 즉, 도전층(21)이 열리기 시작하며 어느 정도의 역전압에 이르면 도 2B에 도시된 바와 같이 아래쪽에 있는 절연층(22)에 공핍층(A)이 닿을 정도가 된다. 이와 같은 게이트가 열리기 시작하여 공핍층(A)이 절연층(22)에 이를 때까지는 드레인(25)쪽의 아래 채널의 전류가 포화되는 범위 내에서 게이트 전압에 의해 전류의 흐름이 조절된다.However, when the voltage applied to the gate decreases, the channel of the drain 25, that is, the conductive layer 21 starts to open, and when a certain reverse voltage is reached, it is applied to the insulating layer 22 below as shown in FIG. 2B. The pip layer (A) is enough to reach. The flow of the current is controlled by the gate voltage within such a range that the current of the lower channel toward the drain 25 is saturated until the gate starts to open and the depletion layer A reaches the insulating layer 22.
이어서, 절연층(22)에 공핍층(A)이 도달한 뒤에도 계속되는 게이트의 역방향 전압의 감소는 공핍층(A)의 두께를 감소시키게 된다. 계속해서 게이트 역방향 전압을 충분히 감소시키면 공핍층(A)은 도 2C에 도시된 바와 같이 위쪽의 채널 즉,도전층(23)이 열릴 정도까지 줄어들게 된다. 이때까지 드레인(25)에 흐르는 전류는 일정한 상태로 유지되므로 게이트 전압의 변화에 대한 드레인 전류의 변화가 중지된 상태로 된다.Subsequently, the decrease in the reverse voltage of the gate which continues even after the depletion layer A reaches the insulating layer 22 reduces the thickness of the depletion layer A. FIG. Subsequently, if the gate reverse voltage is sufficiently reduced, the depletion layer A is reduced until the upper channel, that is, the conductive layer 23, is opened as shown in FIG. 2C. Until this time, the current flowing in the drain 25 is maintained in a constant state, so that the change in the drain current with respect to the change in the gate voltage is stopped.
한편, 게속해서 게이트의 역방향 전압을 감소하면 공핍층(A)이 얇아져 도 2D에 도시된 바와 같이 드레인(29) 쪽의 위쪽 채널 즉, 도전층(23)이 열려 드레인 전류는 다시 증가를 계속하여 게이트(29) 아래의 채널영역(26) 또는 드레인(25)과 게이트(29) 사이의 위쪽 채널층 즉, 도전층(23)이 완전히 열릴 때까지 전류의 증가가 계속되며 드레인(25) 쪽의 위쪽 채널에서 전류가 포화되는 범위 내에서 게이트 전압에 의해 전류의 흐름이 조절된다.On the other hand, if the reverse voltage of the gate continues to decrease, the depletion layer A becomes thinner, and as shown in FIG. 2D, the upper channel on the drain 29 side, that is, the conductive layer 23 is opened, and the drain current continues to increase again. The current continues to increase until the channel region 26 under the gate 29 or the upper channel layer between the drain 25 and the gate 29, i.e., the conductive layer 23, is fully opened and the drain 25 side The current flow is regulated by the gate voltage within the range where the current is saturated in the upper channel.
상기한 본 발명의 일실시예에서 살펴본 바와 같이 본 발명에 의한 전계 효과 트랜지스터에서는 상기한 동작의 원리에 의해 게이트 전압이 변화하더라도 드레인 전류가 변화하지 않는 상태가 절연층의 수 만큼 나타나게 된다. 따라서 게이트에 가해지는 인가 전압의 증감에 따라 드레인에 흐르는 전류를 단속적으로 변화시킬 수 있다.As described in the above-described embodiment of the present invention, in the field effect transistor according to the present invention, even if the gate voltage changes, the drain current does not change as many as the number of insulating layers. Therefore, the current flowing in the drain can be intermittently changed in accordance with the increase or decrease of the applied voltage applied to the gate.
또한, 드레인 쪽의 절연층으로 구분되는 채널층 각각에 전극을 독립해서 형성하면 게이트 전압이 인가되는 정도에 따라 드레인을 선택할 수 있어 다음과 같은 목적의 소자에 응용할 수 있다.In addition, if the electrode is formed independently in each of the channel layers divided by the insulating layer on the drain side, the drain can be selected according to the degree to which the gate voltage is applied, and thus it can be applied to the following devices.
첫째, 게이트에 가해지는 전압에 따라 출력 상태의 변화를 나타내는 회로 또는 소자에 있어서 게이트 전압의 변화에 대해 여유도가 큰 회로나 소자를 구현 할 수 있다. 절연층의 삽입에 의해 드레인 전류는 게이트 전압이 절연층을 공핍시키는 동안 변화되지 않으므로 이 전압에 해당하는 게이트 전압의 변화는 드레인 쪽에 나타나지 않게 되어 그 만큼 보통의 트랜지스터에 비해 게이트 전압 변화에 대한 여유도가 큰 특성을 나타낼 수 있다.First, in a circuit or device that exhibits a change in output state according to a voltage applied to a gate, a circuit or device having a large margin with respect to the change in the gate voltage can be implemented. Since the drain current does not change while the gate voltage depletes the insulation layer by the insertion of the insulating layer, the change of the gate voltage corresponding to this voltage does not appear on the drain side. Can exhibit great characteristics.
둘째, 절연층으로 구분되는 각각의 채널층 즉, 도전층에 독립적인 전극을 형성하면 게이트 전압에 따라 전류의 흐름을 선택할 수 있는 스위칭 회로를 쉽게 구현할 수 있다.Second, if an independent electrode is formed on each of the channel layers, that is, the conductive layers, separated by the insulating layer, it is possible to easily implement a switching circuit capable of selecting the flow of current according to the gate voltage.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
상기한 바와 같이 본 발명은 게이트에 가해지는 인가 전압의 증감에 따라 드레인에 흐르는 전류를 여러 단계로 구분할 수 있는 특성에 따라 첫째로, 게이트에 가해지는 전압에 따라 출력 상태의 변화를 나타내는 회로 또는 소자에 있어서 게이트 전압의 변화에 대해 여유가 큰 회로나 소자를 구현할 수 있으며, 둘째로, 절연막으로 구분되는 각각의 채널층에 독립적인 전극을 형성하면 게이트 전압에 따라 전류의 흐름을 선택할 수 있는 스위칭 회로를 쉽게 구현할 수 있다.As described above, the present invention is a circuit or device that first shows a change in the output state according to the voltage applied to the gate according to the characteristic that the current flowing through the drain can be divided into several stages according to the increase or decrease of the applied voltage applied to the gate. A circuit or device having a large margin for the change of the gate voltage can be implemented. Secondly, if an independent electrode is formed in each channel layer separated by an insulating film, the switching circuit can select the flow of current according to the gate voltage. Is easy to implement.
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