KR100196999B1 - Semiconductor memory device and its fabrication method - Google Patents
Semiconductor memory device and its fabrication method Download PDFInfo
- Publication number
- KR100196999B1 KR100196999B1 KR1019960028402A KR19960028402A KR100196999B1 KR 100196999 B1 KR100196999 B1 KR 100196999B1 KR 1019960028402 A KR1019960028402 A KR 1019960028402A KR 19960028402 A KR19960028402 A KR 19960028402A KR 100196999 B1 KR100196999 B1 KR 100196999B1
- Authority
- KR
- South Korea
- Prior art keywords
- conductive layer
- layer
- contact hole
- dielectric
- contact
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체장치의 커패시터 및 그의 제조방법에 관한 것으로서 소오스 또는 드레인영역으로 이용되는 고농도영역을 갖는 트랜지스터가 형성된 반도체기판과, 상기 반도체기판 상에 상기 트랜지스터를 덮으며 상기 고농도영역을 노출시키는 접촉구를 갖는 평탄화층과, 상기 접촉구를 채워 상기 고농도영역과 접촉되도록 상기 접촉구 주변의 상기 평탄화층 상에 형성되며 상기 접촉구와 대응하는 부분이 기둥을 이루는 제1전도층과, 상기 기둥의 상부 표면을 제외한 제1전도층 상에 상기 기둥 보다 높게 형성된 제1유전막과, 상기 제1유전막 상에 형성되어 상기 제1전도층과 전기적으로 절연된 제2전도층과, 상기 제2전도층 상의 소정 부분에 상기 제1유전막과 접촉되게 형성된 제2유전막과, 상기 제2유전막 상에 상기 제1전도층과 접촉되며 상기 제2전도층과 절연되도록 형성된 제3전도층을 포함한다.따라서, 커패시터의 면적을 증가시켜 정전 용량을 향상시킬 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor of a semiconductor device and a method of manufacturing the same. A semiconductor substrate including a transistor having a high concentration region used as a source or a drain region, and a contact hole covering the transistor on the semiconductor substrate and exposing the high concentration region. A flattening layer having a first conductive layer formed on the flattening layer around the contact hole so as to fill the contact hole to contact the high concentration region, and a portion corresponding to the contact hole forming a column; A first dielectric layer formed higher than the pillar on the first conductive layer except for the above, a second conductive layer formed on the first dielectric layer and electrically insulated from the first conductive layer, and a predetermined portion on the second conductive layer. A second dielectric film formed in contact with the first dielectric film, and the second conductive film being in contact with the first conductive layer on the second dielectric film. And a third conductive layer formed so as to be insulated and docheung. Accordingly, it increases the area of the capacitor to enhance the capacitance.
Description
제1도는 종래 기술에 따른 반도체장치 커패시터의 단면도.1 is a cross-sectional view of a semiconductor device capacitor according to the prior art.
제2도는 본 발명에 따른 반도체장치 커패시터의 단면도.2 is a cross-sectional view of a semiconductor device capacitor according to the present invention.
제3도(a) 내지 (e)는 제2도에 도시된 반도체장치 커패시터의 제조방법을 도시하는 공정도.3A to 3E are process drawings showing the method of manufacturing the semiconductor device capacitor shown in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
41: 반도체기판 43 : 필드산화막41: semiconductor substrate 43: field oxide film
45 : 게이트전극 47, 49 : 소오스 및 드레인 영역45 gate electrode 47, 49 source and drain regions
51 : 절연층 53 : 평탄화층51 insulation layer 53 planarization layer
55 : 접촉구 57 : 측벽55 contact hole 57 side wall
59 : 제1전도층 61, 67 : 보호막59: first conductive layer 61, 67: protective film
63 : 제1유전막 65 : 제2전도층63: first dielectric film 65: second conductive layer
69 : 제2유전막 71 : 제3전도층69: second dielectric film 71: third conductive layer
본 발명은 반도체장치의 커패시터 및 그의 제조방법에 관한 것으로서, 특히, 스토리지전극의 표면적을 크게하여 정전 용량을 크게할 수 있는 반도체장치의 커패시터 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor of a semiconductor device and a method of manufacturing the same, and more particularly, to a capacitor of a semiconductor device and a method of manufacturing the same, which can increase the capacitance by increasing the surface area of a storage electrode.
반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 커패시터가 일정한 정전 용량을 갖도록 정전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다.정전 밀도를 증가시키기 위해서는 커패시터를 적층(stacked) 또는 트렌치(trench)의 3차원 구조로 형성하거나, 또는, 산화한 탈늄(Ta205) 등의 고유전 물질로 유전체를 형성하는 방법이 있다.Due to the high integration of semiconductor devices, many studies have been conducted to increase the capacitance of the capacitor so that the capacitor has a constant capacitance even if the cell area is reduced. To increase the capacitance density, the capacitors are stacked or trenched. ), Or a dielectric is formed of a high dielectric material such as talnium oxide (Ta 2 0 5 ).
상기 3차원 구조를 갖는 커패시터 중 적층 구조를 갖는 것은 제조공정이 용이하고 대량 생산에 적합한 구조로서 정전 용량을 증대시키는 동시에 알파 입자(α particle)에 의한 전하 정보 혼란에 대하여 면역성을 갖는다.Among the capacitors having the three-dimensional structure, the laminated structure has an easy manufacturing process and is suitable for mass production, increasing the capacitance and being immune to the disturbance of charge information caused by alpha particles.
제1도는 종래 기술에 따른 반도체장치의 커패시터의 단면도이다.1 is a cross-sectional view of a capacitor of a semiconductor device according to the prior art.
종래의 반도체장치의 커패시터는 P형 반도체기판(11) 상의 소정 부분에 소자의 활성영역을 한정하는 필드산화막(13)이 형성되고, 이 활성영역내에 게이트전극(15)과 상기 반도체기판(11)과 반대 도전형인 N형의 불순물이 고농도로 도핑된 소오스 및 드레인영역(17)(19)를 갖는 트랜지스터가 형성된다.그리고, 소오스영역(17)을 제외한 상술한 트랜지스터의 표면에 절연층(21)이 형성되고, 이 절연층(21) 상에 평탄화층(23)이 형성된다.상기 절연층(21)과 평탄화층(23)에 소오스영역(17)을 노출시키는 접촉구(25)가 형성되며, 이 접촉구(25)의 측면에 측벽(27)이 형성된다.In the capacitor of a conventional semiconductor device, a field oxide film 13 defining an active region of an element is formed in a predetermined portion on a P-type semiconductor substrate 11, and the gate electrode 15 and the semiconductor substrate 11 are formed in the active region. The transistor having the source and drain regions 17 and 19 doped with a high concentration of N-type impurities having the opposite conductivity type is formed. The insulating layer 21 is formed on the surface of the transistor except for the source region 17. The planarization layer 23 is formed on the insulating layer 21. A contact hole 25 exposing the source region 17 is formed in the insulating layer 21 and the planarization layer 23. The side wall 27 is formed in the side surface of the contact hole 25.
상기 접촉구(25) 주변의 평탄화층(23) 상에 접촉구(25)를 채워 소오스영역(17)과 접촉되는 불순물이 도핑된 다결정실리콘으로 이루어진 제1전도층(29)이 형성된다.그리고, 평탄화층(23) 상의 제1전도층(29)의 측면과 접촉되게 원통형으로 이루어져 소정 높이를 갖는 불순물이 도핑된 다결정실리콘으로 이루어진 제2전도층(31)이 형성된다.상기 제1전도층(29)과 제2전도층(31)은 스토리지전극을 이루게된다.그리고, 상기 제1전도층(29)과 제2전도층(31)의 표면에 유전막(33)이 형성되고, 이 유전막(33)의 표면에 플레이트전극으로 이용되는 불순물이 도핑된 다결정실리콘으로 이루어진 제3전도층(35)이 형성된다.상기에서 제1전도층(29), 제2전도층(31), 유전막(33) 및 제3전도층(35)은 커패시터를 이루게 된다.A first conductive layer 29 made of polycrystalline silicon doped with impurities contacting the source region 17 is formed on the planarization layer 23 around the contact hole 25. In addition, a second conductive layer 31 is formed to have a cylindrical shape in contact with the side surface of the first conductive layer 29 on the planarization layer 23 and is made of polycrystalline silicon doped with impurities having a predetermined height. The 29 and the second conductive layer 31 form a storage electrode. A dielectric film 33 is formed on the surfaces of the first conductive layer 29 and the second conductive layer 31, and the dielectric film ( A third conductive layer 35 made of polycrystalline silicon doped with an impurity used as a plate electrode is formed on the surface of the substrate 33. The first conductive layer 29, the second conductive layer 31, and the dielectric film 33 ) And the third conductive layer 35 form a capacitor.
그러나, 상술한 종래의 반도체장치의 커패시터는 스토리지 상부전극을 형성하는 제2전도층을 높게 형성하는 데 한계가 있어 스토리지 전극의 표면적을 증가시키기 어려우며, 이에 따라, 커패시터의 정전 용량을 향상시키기 어려운 문제점이 있었다.However, the above-described conventional capacitor of the semiconductor device has a limitation in forming a high second conductive layer for forming the storage upper electrode, so that it is difficult to increase the surface area of the storage electrode, and thus, it is difficult to improve the capacitance of the capacitor. There was this.
따라서, 본 발명의 목적은 정전 용량을 향상시킬 수 있는 반도체장치의 커패시터를 제공함에 있다.Accordingly, an object of the present invention is to provide a capacitor of a semiconductor device capable of improving capacitance.
본 발명의 다른 목적은 유전막의 면적을 증가시켜 정전 용량을 향상시킬 수 있는 반도체장치의 커패시터 제조방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing a capacitor of a semiconductor device capable of increasing capacitance by increasing an area of a dielectric film.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 커패시터는 소오스 또는 드레인영역으로 이용되는 고농도영역을 갖는 트랜지스터가 형성된 반도체기판과, 상기 반도체기판 상에 상기 트랜지스터를 덮으며 상기 고농도영역을 노출시키는 접촉구를 갖는 평탄화층과, 상기 접촉구를 채워 상기 고농도영역과 접촉되도록 상기 접촉구 주변의 상기 평탄화층 상에 형성되며 상기 접촉구와 대응하는 부분이 기둥을 이루는 제1전도층과, 상기 기둥의 상부 표면을 제외한 제1전도층 상에 상기 기둥 보다 높게 형성된 제1유전막과, 상기 제1유전막 상에 형성되어 상기 제1전도층과 전기적으로 절연된 제2전도층과, 상기 제2전도층 상의 소정 부분에 상기 제1유전막과 접촉되게 형성된 제2유전막과, 상기 제2유전막 상에 상기 제1전도층과 접촉되며 상기 제2전도층과 절연되도록 형성된 제3전도층을 포함한다.A capacitor of a semiconductor device according to the present invention for achieving the above object is a semiconductor substrate having a transistor having a high concentration region is used as a source or drain region, and a contact covering the transistor on the semiconductor substrate and exposing the high concentration region A planarization layer having a sphere, a first conductive layer formed on the planarization layer around the contact hole so as to fill the contact hole and contact with the high concentration region, and a portion corresponding to the contact hole forming a column; A first dielectric film formed higher than the pillar on the first conductive layer except for the surface, a second conductive layer formed on the first dielectric film and electrically insulated from the first conductive layer, and a predetermined portion on the second conductive layer A second dielectric film formed in contact with the first dielectric film, and the second conductive film being in contact with the first conductive layer on the second dielectric film; And a third conductive layer formed so as to be insulated and docheung.
상기 다른 목적을 달성하기 위한 본 발명에 따른 반도체장치의 커패시터 제조방법은 소오스 또는 드레인영역으로 이용되는 고농도영역을 갖는 트랜지스터가 형성된 반도체기판 상에 상기 트랜지스터를 덮으며 상기 고농도영역을 노출시키는 접촉구를 갖는 평탄화층을 형성하는 공정과, 상기 평탄화층 상에 접촉구를 채우도록 제1전도층을 증착하고, 이 제1전도층상에 보호막을 형성하는 공정과, 상기 제1전도층이 접촉구와 대응하는 부분이 원기둥을 이루고 상기 접촉구 주변이 소정 두께를 가지며 상기 보호막이 기둥 상부에만 잔류하도록 패터닝하는 공정과, 상기 제1전도층과 보호막 상에 제1유전막을 형성하는 공정과, 상기 제1유전막 상에 제2전도층을 형성하고 상기 기둥 상의 제1유전막이 노출되게 제2전도층의 소정 부분을 제거하는 공정과, 상기 제2전도층 및 상기 제1전막 상에 제2유전막을 형성하는 공정과, 상기 보호막 상의 상기 제2유전막과 상기 보호막을 순차적으로 제거하는 공정과, 상기 제2유전막 상에 상기 제1전도층 및 제1유전막의 표면과 접촉되게 제3전도층을 형성하는 공정을 구비한다.According to another aspect of the present invention, there is provided a method of manufacturing a capacitor of a semiconductor device, wherein a contact hole for covering the transistor and exposing the high concentration region is formed on a semiconductor substrate on which a transistor having a high concentration region is used as a source or a drain region. Forming a planarization layer having a planarization layer, depositing a first conductive layer so as to fill a contact hole on the planarization layer, and forming a protective film on the first conductive layer, and wherein the first conductive layer corresponds to the contact hole. Patterning the portion to form a cylinder and having a predetermined thickness around the contact hole so that the protective film remains only on the upper pillar; forming a first dielectric film on the first conductive layer and the protective film; and on the first dielectric film. Forming a second conductive layer thereon and removing a predetermined portion of the second conductive layer to expose the first dielectric film on the pillar; Forming a second dielectric film on the second conductive layer and the first conductive film, sequentially removing the second dielectric film and the protective film on the protective film, the first conductive layer on the second dielectric film, and And forming a third conductive layer in contact with the surface of the first dielectric film.
이하, 첨부한 도면을 참조하여 본 발명을 설명한다.Hereinafter, the present invention will be described with reference to the accompanying drawings.
제2도는 본 발명에 따른 반도체장치의 커패시터의 단면도이다.2 is a cross-sectional view of a capacitor of a semiconductor device according to the present invention.
본 발명에 따른 반도체장치의 커패시터는 P형 반도체기판(41) 상의 소정 부분에 소자의 활성영역을 한정하는 필드산화막(43)이 형성되고, 이 활성영역 내에 게이트전극(45)과 상기 반도체기판(41)과 반대 도전형인 N형의 불순물이 고농도로 도핑된 소오스 및 드레인영역(47)(49)를 갖는 트랜지스터가 형성된다.그리고, 상기 트랜지스터 상에 소오스영역(47)을 제외한 상술한 구조의 표면에 산화실리콘으로 이루어진 절연층(51)이 형성되고, 이절연층(51) 상에 PSG (Phospho Silicate Glass) 또는 BPSG(Boro-Phospho Silicate Glass) 등과 같이 흐름성이 좋은 절연물질로 이루어진 평탄화층(53)이 형성된다.상기 절연층(51)과 평탄화층(53)에 소오스영역(47)을 노출시키는 접촉구(55)가 형성되며, 이 접촉구(55)의 측면에 측벽(57)이 형성된다.In the capacitor of the semiconductor device according to the present invention, a field oxide film 43 defining an active region of an element is formed in a predetermined portion on a P-type semiconductor substrate 41, and the gate electrode 45 and the semiconductor substrate ( A transistor having a source and drain regions 47 and 49 doped with a high concentration of N-type impurities having a conductivity opposite to that of 41 is formed. The surface of the above-described structure except for the source region 47 is formed on the transistor. An insulating layer 51 made of silicon oxide is formed on the planarization layer 53, and a planarization layer 53 made of an insulating material having good flowability, such as Phospho Silicate Glass (PSG) or Boro-Phospho Silicate Glass (BPSG), is formed on the insulating layer 51. A contact hole 55 exposing the source region 47 is formed in the insulating layer 51 and the planarization layer 53, and sidewalls 57 are formed on the side surface of the contact hole 55. do.
상기 접촉구(55) 주변의 평탄화층(53) 상에 접촉구(55)를 채워 소오스영역(47)과 접촉되는 불순물이 도핑된 다결정실리콘으로 이루어진 제1전도층(59)이 형성된다.상기 제1전도층(59)은 커패시터의 스토리지(storage) 전극의 하부로 이용되는 것으로 상부의 접촉구(55)와 대응하는 중앙 부분이 원기둥을 이룬다.상기에서, 제1전도층(59)은 접촉구(55) 주변의 평탄화층(53) 상에 500 ∼ 1500Å정도의 두께를 가지며, 원기둥은 3000 ∼ 4000Å정도의 높이를 갖는다. 그리고, 원기둥의 상부 표면을 제외한 제1전도층(59)의 표면에 제1유전막(63)이 형성된다.상기 제1유전막(63)은 산화실리콘(SiO2), 산화실리콘/질화실리콘/산화실리콘(SiO2/Si3N4/Si02) 또는 산화탄탈륨(Ta2O5) 등으로 형성된다.상기 제1유전막(63)은 원기둥의 측면에서 이 원기둥 보다 1500 ∼ 2500Å정도 더 높게 형성 된다.A first conductive layer 59 made of polycrystalline silicon doped with impurities contacting the source region 47 is formed by filling the contact hole 55 on the planarization layer 53 around the contact hole 55. The first conductive layer 59 is used as a lower portion of the storage electrode of the capacitor, and a central portion corresponding to the upper contact hole 55 forms a cylinder. In the above, the first conductive layer 59 is contacted. It has a thickness of about 500-1500 mm on the planarization layer 53 around the sphere 55, and the cylinder has a height of about 3000-4000 mm. The first dielectric layer 63 is formed on the surface of the first conductive layer 59 except for the upper surface of the cylinder. The first dielectric layer 63 includes silicon oxide (SiO 2 ), silicon oxide / silicon nitride / oxidation, and the like. It is formed of silicon (SiO 2 / Si 3 N 4 / Si0 2 ) or tantalum oxide (Ta 2 O 5 ). The first dielectric film 63 is formed at a height of 1500 to 2500 kPa higher than this cylinder in terms of the cylinder. .
그리고, 평탄화층(53)과 제1유전막(63) 상에 커패시터의 플레이트(plate) 전극으로 이용되는 제2전도층(65)이 형성된다.상기 제2전도층(65)은 불순물이 도핑된 다결정실리콘이 1500 ∼ 2500Å정도의 두께로 형성되며 제1전도층(59)과 전기적으로 절연된다.그리고, 제2전도층(65)상의 접촉구(55)의 주변과 대응하는 소정 부분에 제2유전막(69)이 형성된다.제2유전막(69)은 제1유전막(63)과 동일한 물질로 접촉되게 형성된다.그리고, 제2유전막(69) 상에 상기 제1전도층(59)을 이루는 원기둥의 표면과 접촉되는 불순물이 도핑된 다결정실리콘으로 이루어지며 1500 ∼2500Å정도의 두께를 갖는 제3전도층(71)이 형성된다.상기 제3전도층(71)은 제1전도층(59)과 전기적으로 연결되어 스토리지 전극의 상부로 이용되는 것으로 제1유전막(63)의 제1전도층(59)과 접촉되지 않는 부분과 접촉된다.A second conductive layer 65 used as a plate electrode of a capacitor is formed on the planarization layer 53 and the first dielectric layer 63. The second conductive layer 65 is doped with impurities. The polysilicon is formed to a thickness of about 1500 to 2500 GPa and is electrically insulated from the first conductive layer 59. A second portion is formed at a predetermined portion corresponding to the periphery of the contact hole 55 on the second conductive layer 65. The dielectric film 69 is formed. The second dielectric film 69 is formed to be in contact with the same material as the first dielectric film 63. The second dielectric film 69 forms the first conductive layer 59 on the second dielectric film 69. A third conductive layer 71 is formed of polycrystalline silicon doped with impurities in contact with the surface of the cylinder and has a thickness of about 1500 to 2500 m 3. The third conductive layer 71 is formed of the first conductive layer 59. Is electrically connected to and used as an upper portion of the storage electrode, and is in contact with a portion of the first dielectric layer 63 that is not in contact with the first conductive layer 59. do.
상술한 바와 같이 플레이트전극을 이루는 제2전도층(65)이 스토리지전극을 이루는 제1및 제3전도층(59)(71)의 2층 구조 사이에 개재되어 소정 부분 중첩되게 형성되므로서 제1및 제2유전막(63)(69)의 표면적을 증가시켜 커패시터의 정전 용량을 향상시킬 수 있다.더욱이, 상기 제1유전막(63)이 제1전도층(59)을 이루는 원기둥의 측면에서 이 원기둥 보다 더 높게 형성되므로 표면적이 더 증가되므로 커패시터의 정전 용량을 더 향상시킬 수 있다.As described above, the second conductive layer 65 constituting the plate electrode is interposed between the two-layer structures of the first and third conductive layers 59 and 71 constituting the storage electrode so as to overlap a predetermined portion. And the surface area of the second dielectric films 63 and 69 can be increased to improve the capacitance of the capacitor. Furthermore, the cylinder is provided on the side of the cylinder in which the first dielectric film 63 forms the first conductive layer 59. It is formed higher, so the surface area is further increased, which can further improve the capacitance of the capacitor.
제3도(a) 내지 (e)는 제2도에 도시된 반도체장치 커패시터의 제조방법을 도시하는 공정도이다.3A to 3E are process diagrams showing the manufacturing method of the semiconductor device capacitor shown in FIG.
제3도(a)를 참조하면, P형 반도체기판(41) 상의 소정 부분에 소자의 활성영역을 한정하는 필드산화막(43)이 형성되고, 이 활성영역 내에 게이트전극(45)과 상기 반도체기판(41)과 반대 도전형인 N형의 불순물이 고농도로 도핑된 소오스 및 드레인영역(47)(49)를 갖는 트랜지스터가 형성된다.그리고, 상기 트랜지스터가 형성된 반도체기판(41) 상에 산화실리콘과 PSG 또는 BPSG 등과 같이 흐름성이 좋은 절연물질을 화학기상증착(ChemicalVapor Deposition 이하: CVD라 칭함) 방법으로 순차적으로 증착하여 절연층(51)과 평탄화층(53)을 형성한다.그 다음, 평탄화층(53)과 절연층(51)의 소정 부분을 포토리쏘그래피(photolithography) 방법으로 제거하여 소오스영역(47)을 노출시키는 접촉구(55)를 형성한다.그리고, 상술한 구조의 전표면에 산화실리콘을 증착한 후 에치백(etchback)하여 접촉구(55)의 측면에 측벽 (57)을 형성한다.Referring to FIG. 3A, a field oxide film 43 defining an active region of an element is formed in a predetermined portion on a P-type semiconductor substrate 41, and the gate electrode 45 and the semiconductor substrate are formed in the active region. A transistor having a source and drain regions 47 and 49 doped with a high concentration of N-type impurities having a conductivity opposite to that of (41) is formed. Then, silicon oxide and PSG are formed on the semiconductor substrate 41 on which the transistor is formed. Alternatively, an insulating material having good flowability such as BPSG or the like is sequentially deposited by chemical vapor deposition (hereinafter referred to as CVD) to form an insulating layer 51 and a planarization layer 53. Then, the planarization layer ( 53 and a predetermined portion of the insulating layer 51 are removed by photolithography to form contact holes 55 exposing the source region 47. The silicon oxide is formed on the entire surface of the structure described above. After deposition, etch back A side wall 57 is formed on the side of the urging 55.
제3도(b)를 참조하면, 평탄화층(53) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 3500 ∼ 4500Å정도의 두께로 증착하여 제1전도층(59)을 형성한다.이때, 상기 제1전도층(59)은 접촉구(55)를 채워 소오스영역(47)과 접촉된다. 제1전도층(59) 상에 산화실리콘을 CVD 의해 1500 ∼ 2500Å 정도로 증착하여 보호막(61)을 형성한다.Referring to FIG. 3 (b), the first conductive layer 59 is formed by depositing polycrystalline silicon doped with impurities on the planarization layer 53 to a thickness of 3500 to 4500 kPa by the CVD method. The first conductive layer 59 fills the contact hole 55 and contacts the source region 47. Silicon oxide is deposited on the first conductive layer 59 by CVD to about 1500 to 2500 kPa to form a protective film 61.
그리고, 제1전도층(59)이 접촉구(55)와 대응하는 부분이 원기둥을 이루고 상기 접촉구(55) 주변과 대응하는 부분이 소장 두께를 갖도록 보호막(61)과 제1전도층(59)을 2번의 포토리쏘그래피 방법에 의해 패터닝한다. 즉, 보호막(61) 상의 접촉구(55)를 포함하는 주변의 소정 부분과 대응하는 부분에 포토레지스트(도시되지 않음)을 형성한 후 이 포토레지스트를 마스크로 사용하여 보호막(61)과 제1전도층(59)을 식각하여 패터닝하고 포토레지스트를 제거한다.그리고, 잔류하는 보호막(61) 상에 접촉구(55)와 대응하는 중앙 부분에 재차 포토레지스트(도시되지 않음)를 형성한 후 이 포토레지스트를 마스크로 사용하여 제1전도층(59)이 500 ∼ 1500Å정도의 두께가 남도록 보호막(61)과 제1전도층(59)을 식각하여 패터닝하고 포토레지스트를 제거한다.이 때, 제1전도층(59)의 제거되지 않아 형성되는 원기둥은 3000 ∼ 4000Å정도의 높이를 갖게 된다.상기 제1전도층(59)은 커패시터의 스토리지전극의 하부가 된다.The passivation layer 61 and the first conductive layer 59 are formed such that a portion of the first conductive layer 59 corresponding to the contact hole 55 forms a cylinder and a portion corresponding to the periphery of the contact hole 55 has a small thickness. ) Is patterned by two photolithography methods. That is, a photoresist (not shown) is formed in a portion corresponding to a predetermined portion of the periphery including the contact hole 55 on the protective film 61, and then the protective film 61 and the first film are used as a mask. The conductive layer 59 is etched and patterned, and the photoresist is removed. Then, a photoresist (not shown) is again formed on the remaining protective film 61 at a central portion corresponding to the contact hole 55. Using the photoresist as a mask, the protective film 61 and the first conductive layer 59 are etched and patterned so that the thickness of the first conductive layer 59 is about 500-1500 kPa, and the photoresist is removed. The cylinder formed without removing the one conductive layer 59 has a height of about 3000 to 4000 kPa. The first conductive layer 59 becomes a lower portion of the storage electrode of the capacitor.
그리고, 제1전도층(59) 및 보호막(61)의 표면에 산화실리콘(SiO2), 산화실리콘/질화실리콘/산화실리콘(S102/Si3N4/S102) 또는 산화탄탈륨(Ta205) 등을 60 - 100Å정도로 증착하여 제1유전막(63)을 형성한다.Then, silicon oxide (SiO 2 ), silicon oxide / silicon nitride / silicon oxide (S 1 0 2 / Si 3 N 4 / S 1 0 2 ) or oxides are formed on the surfaces of the first conductive layer 59 and the protective film 61. Tantalum (Ta 2 0 5 ) or the like is deposited at about 60-100 μm to form the first dielectric film 63.
제3도(c)를 참조하면, 평탄화층(53)과 제1유전막(63) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 1500 ∼ 2500Å정도의 두께로 증착하여 제2전도층(65)을 형성한다.이 때, 제1전도층(59)과 제2전도층(65)은 전기적으로 절연된다.제2전도층(65) 상에 산화실리콘 또는 질화실리콘 등을 증착하여 보호막(67)을 형성한다.그리고, 접촉구(55)와 대응하는 소정 부분의 보호막(67)을 포토리쏘그래피 방법으로 제거하여 제2전도층(65)을 노출시킨다.Referring to FIG. 3C, polycrystalline silicon doped with impurities on the planarization layer 53 and the first dielectric layer 63 is deposited to a thickness of about 1500 to 2500 GPa by a CVD method to form a second conductive layer 65. At this time, the first conductive layer 59 and the second conductive layer 65 are electrically insulated. A silicon oxide or silicon nitride is deposited on the second conductive layer 65 to form the protective film 67. Then, the protective film 67 of the predetermined portion corresponding to the contact hole 55 is removed by a photolithography method to expose the second conductive layer 65.
제3도(d)를 참조하면, 보호막(67)을 식각마스크로 사용하여 제2전도층(65)의 노출된 부분을 보호막(61) 상의 제1유전막(63)이 노출되도록 제거한다.상기에서, 제2전도층(65)은 플라즈마 식각 또는 반응성이온 식각(Reactive Ion Etching) 등의 이방성 식각 방법으로 제거한다. 그리고, 잔류하는 보호막(67)을 제거한 후 제2전도층(65)와 제1유전막(63) 상에 제1유전막(63)과 동일한 물질 및 방법으로 제2유전막(69)을 형성한다.Referring to FIG. 3D, the exposed portion of the second conductive layer 65 is removed to expose the first dielectric layer 63 on the protective layer 61 using the passivation layer 67 as an etching mask. In this case, the second conductive layer 65 is removed by an anisotropic etching method such as plasma etching or reactive ion etching. After the remaining protective film 67 is removed, the second dielectric film 69 is formed on the second conductive layer 65 and the first dielectric film 63 by the same material and method as the first dielectric film 63.
제3도(e)를 참조하면, 보호막(61) 상의 제2유전막(69)과 상기보호막(61)을 포토리쏘그래피 방법으로 순차적으로 제거한다. 그리고, 제2유전막(69) 상에 제1전도층(59) 및 제1유전막(63)의 표면과 접촉되게 불순물이 도핑된 다결정실리콘을 CVD 방법으로 1500 ∼ 2500Å정도의 두께로 증착하여 제3전도층(71)을 형성한다. 상기 제3전도층(71)은 제1전도층(59)과 접촉되어 전기적으로 연결되어 스토리지전극의 상부가 된다. 그리고, 제3전도층(71)을 접촉구(55)와 대응하는 부분을 제외한 나머지 부분을 포토리쏘그래피 방법으로 제거하여 패터닝한다.Referring to FIG. 3E, the second dielectric film 69 and the protective film 61 on the protective film 61 are sequentially removed by a photolithography method. In addition, polycrystalline silicon doped with impurities to contact the surfaces of the first conductive layer 59 and the first dielectric layer 63 on the second dielectric layer 69 is deposited to a thickness of about 1500 to 2500 GPa by CVD. The conductive layer 71 is formed. The third conductive layer 71 is in contact with the first conductive layer 59 and electrically connected to the upper portion of the storage electrode. Then, the third conductive layer 71 is removed and patterned by removing the remaining portions except for the portions corresponding to the contact holes 55 by the photolithography method.
상술한 바와 같이 본 발명에 따른 반도체장치의 커패시터 및 그의 제조방법은 스토리지전극을 제1전도층과 제3전도충의 2층 구조를 이루고 사이에 플레이트전극을 이루는 제2전도층이 형성될 뿐만 아니라 제1전도층을 이루는 원기등의 측면에 제1유전막이 이 원기둥 보다 더 높게 형성된다.As described above, the capacitor of the semiconductor device and the method of manufacturing the same according to the present invention provide a storage electrode having a two-layer structure of a first conductive layer and a third conductive layer and a second conductive layer forming a plate electrode therebetween. The first dielectric film is formed higher than this cylinder on the side surface of the cylinder or the like forming the first conductive layer.
따라서, 본 발명은 커패시터의 면적을 증가시켜 정전 용량을 향상시킬 수 있는 잇점이 있다.Therefore, the present invention has the advantage that the capacitance can be improved by increasing the area of the capacitor.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960028402A KR100196999B1 (en) | 1996-07-13 | 1996-07-13 | Semiconductor memory device and its fabrication method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960028402A KR100196999B1 (en) | 1996-07-13 | 1996-07-13 | Semiconductor memory device and its fabrication method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980012478A KR980012478A (en) | 1998-04-30 |
| KR100196999B1 true KR100196999B1 (en) | 1999-06-15 |
Family
ID=19466281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960028402A KR100196999B1 (en) | 1996-07-13 | 1996-07-13 | Semiconductor memory device and its fabrication method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100196999B1 (en) |
-
1996
- 1996-07-13 KR KR1019960028402A patent/KR100196999B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR980012478A (en) | 1998-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2723530B2 (en) | Method for manufacturing dynamic random access memory device | |
| US5700709A (en) | Method for manufacturing a capacitor for a semiconductor device | |
| US5661063A (en) | Semiconductor memory device provided with capacitors formed above and below a cell transistor and method for manufacturing the same | |
| KR102482369B1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2875588B2 (en) | Method for manufacturing semiconductor device | |
| TWI271806B (en) | Method for fabricating semiconductor device | |
| KR940009616B1 (en) | Hole capacitor cell & manufacturing method thereof | |
| KR19980020386A (en) | Capacitor Formation Method of Semiconductor Device | |
| KR100356826B1 (en) | Semiconductor device and fabricating method thereof | |
| US20020123208A1 (en) | Method of fabricating a self-aligned shallow trench isolation | |
| KR100196999B1 (en) | Semiconductor memory device and its fabrication method | |
| KR100269625B1 (en) | Method of fabricating capacitor | |
| JP2613077B2 (en) | Method for manufacturing semiconductor device | |
| EP4287256A1 (en) | Semiconductor structure and manufacturing method therefor | |
| JP2003007855A (en) | Semiconductor device and manufacturing method thereof | |
| KR100196223B1 (en) | Manufacturing method of capacitor | |
| KR100268911B1 (en) | Capacitor of semiconductor device and manufacturing method thereof | |
| KR0159019B1 (en) | Capacitor fabrication method of semiconductor device | |
| KR100266020B1 (en) | Capacitor and method of fabricating the same | |
| KR100189726B1 (en) | Capacitor of semiconductor device and manufacturing method thereof | |
| KR20000041808A (en) | Method for manufacturing capacitor of semiconductor device | |
| KR20000046743A (en) | Method of manufacturing capacitor of semiconductor device | |
| KR100275961B1 (en) | A capacitor in semiconductor device and a fabricating method thereof | |
| KR100269626B1 (en) | Method of fabricating capacitor | |
| KR940006677B1 (en) | Method of fabricating a capacitor for semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110126 Year of fee payment: 13 |
|
| LAPS | Lapse due to unpaid annual fee |