KR100196596B1 - 반도체 박막의 형성 방법 - Google Patents

Abstract

본 발명은 불순물을 도입하면서 적어도 3nm/분의 증착속도에서 증착 공급 가스로서 실란을 사용하여 화학적 증기증착에 의해서 비정질 실리콘 박막을 증착시키는 단계 및 그 증착된 비정질 실리콘 박막을 어닐링에 의해서 결정화시키는 단계를 포함하는, 전도율을 얻기 위한 불순물을 함유하는 반도체 박막의 형성방법에 관한 것이다.

Description

반도체 박막의 형성방법

제1a 내지 제1c도는 본 발명의 첫 번째 실시예에 따른 반도체 칩을 제조하는 단계를 나타내는 단면도.

제2도는 본 발명의 첫 번째 실시예에 따른 폴리실리콘 박막의 저항률과 P(인) 농도 사이의 관계를 나타내는 그래프.

제3도는 본 발명의 첫 번째 실시예에 따른 폴리실리콘 박막의 형성에서 저항률과 증착속도 사이의 관계를 나타내는 그래프.

제4도는 본 발명의 첫 번째 실시예에 따른 폴리실리콘 박막의 형성에서 입자 크기와 증착속도 사이의 관계를 나타내는 그래프.

제5a도 내지 5d도는 본 발명의 두 번째 실시예에 따른 반도체 칩의 제조단계를 나타내는 단면도.

제6a도 내지 6c도는 본 발명의 세 번째 실시예에 따른 반도체 칩의 제조단계를 나타내는 단면도.

제7도는 영(zero) 바이어스 근처에서의 커패시턴스 값(C₀)에 대한, 본 발명의 세 번째 실시예에 따라 형성된 기억장치의 커패시터 전극의 하부전극에 +3V의 전압이 인가될 때 얻어진 커패시턴스 값(C)의 비를 나타내는 표.

제8a도 내지 8b도는 각각 본 발명에 따른 멀티실린더형 커패시터 구조와 다층 핀 형태의 커패시터 구조를 나타내는 단면도.

* 도면의 주요부분에 대한 부호의 설명

11, 21 : p-형 실리콘 기판(11) 12 : 실리콘 산화물 막

13, 23, 25 : 인(P)-도핑된 비정질 실리콘 박막

14 : 폴리실리콘 박막(14) 22, 32 : N⁺확산층

24 : 접촉 홀 26 : 폴리실리콘 박막

27 : 절연 홈 36, 46, 56 : 하부 전극

38 : 상부전극 42, 52 : 층간

47, 57 : 커패시터 절연막

본 발명은 반도체 박막의 형성방법에 관한 것으로서, 더욱 구체적으로는 여러 가지 반도체 장치에 사용되기 위한 낮은 저항률을 갖는 폴리실리콘 박막의 형성방법에 관한 것이다.

폴리실리콘 박막은 반도체 장치를 형성하기 위한 여러 가지 전극, 와이어 재료, 또는 저항으로서 중요한 역할을 한다. 예를들면, 폴리실리콘 박막은 기억장치에서 커패시터 전극 또는 게이트 전극으로서, 또는 장치의 활성층과 와이어층 사이에 접촉을 매입하기 위한 재료로서 사용된다.

최근에는, 장치의 활성층으로서 폴리실리콘 박막 자체를 사용한 폴리실리콘 박막 트랜지스터(TFT : Thin Film Transistor)가 개발되어오고 있는데, 그것은 액정 디스플레이 장치(LCD : Liquid Crystal Display)용 액정 소자 또는 스태틱 RAMs(SRAM)의 로드 소자로서 실제에 투입된다.

종래의 방법으로는, 그러한 폴리실리콘 박막을 형성하기 위해서, 증착 가스로서 실란계 가스(실란(SiH₄) 또는 디실란(Si₂H₆)를 이용하는 화학적 기상증착법(CVD)이 사용되어 약 650℃의 증착 온도에서 폴리실리콘 박막을 직접 증착시킨다.

그렇지 않으면, 비정질(amorphous) 실리콘 박막(a-Si)을 먼저 약 500℃의 저온에서 증착시키고 다음에 시료온도를 600℃ 내지 900℃의 온도에서 유지시키는 동안 어닐링(결정화)을 수행함으로써, 폴리실리콘 박막을 얻는 기술이 사용된다.

상기 방법 중 후자는 고체 소자 장치에 대한 제 20차 회의의 요약서(1988년판), 제 57-60페이지, [T. Kobayashi, S. Iijima, S. Aoki, 및 A. Hiraiwa.] 처리온도를 650℃까지 감소시킨 신규의 고 전도성 다결정 실리콘 박막에 보고되어 있다.

특히, 후자의 방법에 의해서 형성된 폴리실리콘 박막은 전자의 방법에 의해서 형성된 폴리실리콘 박막에 비해서 평균 결정 입자 크기가 크므로, 트랜지스터 특성에 크게 영향을 미치는 저항률을 저하시키는 능력과 적은 결정입자 경계를 갖는 장점이 있다. 이러한 이유 때문에, 후자의 방법이 현재 많은 관심을 받고, 미래에 전극을 제조하는 여러 가지 방법 또는 TFTs에 응용함으로써 널리 개발되어오고 있다.

비정질 실리콘 박막을 결정화시킴으로써 폴리실리콘 박막을 형성하는 종래의 방법은 상세한 실시예를 참고하면서 아래에 기술될 것이다. 100nm의 두께를 갖는 열산화 막을 단결정 실리콘 기판상에서 성장시킨 후, 종래의 LPCVD(Low Pressure Chemical Vapor Deposition)로 (Furnace)를 사용하여 150nm의 두께를 갖는 비정질 실리콘 박막을 증착시킴으로써 비정질 실리콘 기판 상에서 완성한다. 증착 조건으로서, 압력은 0.15Torr이고, 온도는 470℃이고, 증착가스는 100%-Si₂H₆이고, 증착가스 유속은 96 sccm이고 He-기본 4%-PH₃가스 유속은 120 sccm이다.

그 다음에, 전기로를 사용하여 비정질 실리콘 박막을 예를들면 로의 내부온도를 850℃로 유지하면서 30분 동안 질소 분위기에서 어닐링시키고 결정화시켜서, 폴리실리콘 박막을 얻는다. 비정질 실리콘 막을 PH₃가스 유속과 Si₂H₆가스 유속으로부터 얻은 반응 가스 중의 규소(Si) 원자에 대한 인(P) 원자의 비(P/Si=2.5×10^-2)로 증착시키면, 결정화된 막 중의 인(P)의 농도는 약 3×10²⁰cm^-3이다.

100nm 이상의 두께를 갖는 종래의 폴리실리콘 막에서, P가 그렇게 많은 농도로 막 중에 존재할 때 저항률은 약 6×10^-6Ω·m만큼 충분히 낮다.

그러나, 폴리실리콘 막을 반응 가스 중의 P 원자와 Si 원자의 비를 상기와 같이하여 더 얇게 만들면, 저항률이 50nm의 두께 가까이로 갑자기 증가한다. 이러한 문제를 해결하기 위해서, 심사되지 않은 일본 특허공개 평6-314661호에서 제안한 한 가지 기술은 반응 가스 중의 P와 Si의 비를 0.05 내지 0.2로 정해놓음으로써 50nm 이하의 두께를 갖는 폴리실리콘 박막을 얻는 방법이다.

이 기술에 따라, 100nm 두께의 열산화 막을 단결정 실리콘 기판상에서 성장시킨 후, 종래의 LPCVD로를 사용하여 50nm 두께의 비정질 실리콘 박막을 증착시킴으로써 비정질 실리콘 기판을 완성한다. 증착 조건으로 온도는 470℃이고, 압력은 20Pa이고, 증착가스는 100%-Si₂H₆이고, 증착가스 유속은 96sccm이고, He-희석된 4%-PH₃(4%-PH₃/He) 유속은 240sccm이다.

그 다음에, 전기로를 사용하여 비정질 실리콘 박막을 예를들면 로의 내부 온도를 850℃로 유지하면서 30분 동안 질소 분위기에서 어닐링시키고 결정화시켜서, 폴리실리콘 박막을 얻는다. 생성된 폴리실리콘 막 중의 P의 농도는 약 6×10²⁰cm^-3이고, 저항률은 약 8.0×10^-6Ω·m이다.

증착온도가 510℃이고 압력이 17Pa이고, 100%-Si₂H₆가스유속은 96sccm이고, He-희석된 4%PH₃유속은 200sccm일 때, 그 폴리실리콘 막 중의 P의 농도는 약 5×10²⁰cm^-3이고, 저항률은 약 6.5×10^-6Ω·m로 더 저하된다.

그러나, 상기 예에서 증착 가스로서 Si₂H₆가 사용되면, 두께 균일성과 단계 커버리지가 나빠져서 고도로 집적된 장치 또는 기타의 미세 접촉 플러그에 그 폴리실리콘을 적용하기 어렵게 만든다. 또한, 그의 높은 저항률 때문에 Si₂H₆은 폭발 위험성이 높다.

일본 미심사된 특허 공개 제 소63-137411호에 기재된 방법은 증착가스로서 SiH₄를 사용한다. 더욱 구체적으로는 PH₃가스 및 SiH₄가스를 LPCVD로에서 사용하여 600℃ 이하의 온도에서 비정질 실리콘 막을 형성한 후, 그 비정질 실리콘 막을 700℃ 이상의 온도에서 결정화시킨다. 이 선행기술에서, PH₃대신에 B₂H₆를 사용하여 도핑된 붕소(B)에 대해서도 기재되어 있다. 상기 언급된 일본 미심사된 특허 공개 제 평6-314661호는 또한 Si₂H₆의 위치에 SiH₄가 사용될 수도 있다고 제안한다.

증착가스로서 Si₂H₆대신에 SiH₄를 사용할 경우, 폴리실리콘 막이 고도로 집적된 장치 또는 그와 상응하는 것의 미세 접촉 플러그에 적용될 수 있도록 하기 위해서 두께 균일성 및 단계 커버리지가 개선된다. 또한, 저항률이 낮기 때문에, 폭발 위험성이 감소한다. 이러한 점 때문에, 미래에 고도로 집적된 장치를 위한 전극 재료로서 유용한 폴리실리콘 박막을 위한 증착가스로서 SiH₄가 더 유리하다.

그러나, SiH₄를 사용한 증착의 경우, 막 중의 P의 농도가 증가할 때일지라도, 저항률은 Si₂H₆를 사용한 증착에서보다 더 낮게 될 수 없다.

특히, 폴리실리콘 막의 두께가 50nm 이하인 경우, 이러한 현상은 뚜렷하다. 제2도에 나타낸 바와 같이, 저항률은 9×10²⁰cm^-3(선행기술 A)의 높은 P 농도에서조차도 약 1.15×10^-5Ω·m만큼 높아진다. 반대로, Si₂H₆를 사용한 증착의 경우, 약 5×10²⁰cm^-3및 거의 일정한(선행기술 B)의 P 농도에서 저항률은 약 0.7×10^-5Ω·m만큼 낮아진다.

고도로 집적된 장치를 위한 전극 재료로서 유용한 폴리실리콘 박막은 반도체 장치 집적이 진행됨에 따라 매우 적은 영역에서 적용될 필요가 있다. 예를들면, 폴리실리콘 박막은 실질적으로 더 얇은 막을 형성하고, 복잡한 3차원 커패시터의 형성에서의 0.1㎛보다 더 적은 영역을 매입하기 위해서 또는 0.2㎛이하의 직경을 갖는 접점 홀을 매입하기 위해서 사용된다. 상기 박막형성시, 충분히 낮은 저항률을 갖는 폴리실리콘이 요구된다.

증착가스로서 SiH₄가스가 사용되면, 증착 속도와 저항률 사이에 관계에서 또다른 문제가 있다. 더욱 구체적으로는, 증착가스로서 SiH₄가스가 사용되면, 증착 속도에 따라 입자 크기가 변화하고, 그 입자크기의 변화는 저항률에 크게 영향을 미친다. 예를들면, 증착가스로서 SiH₄를 사용한 일본 미심사된 특허 공개 제 평6-314661호에 기재된 방법에 의해서 증착을 수행하면, 증착속도는 약 1nm/분이고, 저항률은 1.25×10^-5Ω·m로서 비교적 크다. 그 박막 중의 P농도는 8×10²⁰cm^-3이다.

환언하면, 일본 미심사된 특허 공개 제 평6-314661호에 기재된 방법은 반도체 박막 중의 불순물의 농도를 증가시키기 위한 그의 주요 목적을 가지고 있고, 반응가스 중의 규소 원자에 대한 불순물 원자의 비가 연구되고 있다. 따라서, 이 선행기술은 증착 속도와 저항률 사이의 관계를 전혀 고려하지 않고 있다.

처음에 설명한 선행기술에서처럼, Si₂H₆를 사용한 증착에서 형성된 막은 스텝 적용범위가 나쁘기 때문에 적은 영역을 매입하기에는 부적절하다. 따라서, 만족스런 단계 커버리지를 갖는 증착 가스로서 SiH₄가스를 사용하여 충분히 낮은 저항률을 갖는 폴리실리콘 박막을 형성하는 것이 강하게 요구된다.

본 발명은 상기 상황을 고려하였고, 본 발명의 목적은 충분히 낮은 저항률을 갖는 폴리실리콘 박막이 비교적 높은 증착속도에서 증착가스로서 SiH₄가스를 사용하여 형성될 수 있는 반도체 박막을 형성시키는 방법을 제공하는 것이다.

상기 목적을 달성하기 위해서, 본 발명의 기본적인 관점에 따라, 불순물을 도입면서 동안 적어도 3nm/분의 증착속도에서 증착 공급 가스로서 실란을 사용하여 화학적 증기 증착에 의해서 비정질 실리콘 박막을 증착시키는 단계, 및 증착된 비정질 박막을 어닐링에 의해서 결정화시키는 단계를 포함하는, 전도율을 얻기 위해 불순물을 함유하는 반도체 박막을 형성시키는 방법이 제공된다.

본 발명은 또한 다음과 같은 보조 관점을 갖는다.

기본 관점에 따른 비정질 실리콘 박막을 증착시키는 단계에서, 증착 압력은 100 내지 500Pa이고, 증착 속도는 적어도 3nm/분이고, 증착온도는 530℃ 내지 570℃이고, 비정질 실리콘 막 중의 불순물은 3×10²⁰내지 20×10²⁰cm^-3이다.

또한, 불순물을 도핑하기 위한 가스로서 포스핀 및 t-부틸포스핀 중의 어느 하나, 비소, 비소 트리클로라이드 및 t-부틸비소 증의 어느 하나, 또는 디보란이 비정질 실리콘 박막의 증착에 사용된다.

또한, 기본적 관점에 따른 비정질 실리콘 박막을 결정화시키는 단계에서, 결정화는 580℃ 내지 950℃의 어닐링 온도에서 수행된다.

상기에 기재된 바와 같이, 본 발명에 따라, 불순물을 도입하면서 동안 CVD에 의해서 비정질 실리콘 박막을 증착시키고, 다음에 어닐링에 의해서 결정화시켜서 반도체 박막을 형성한다. 이 과정에서, 비정질 실리콘 박막(13)을 3nm/분 이상의 증착속도에서 SiH₄가스를 사용하여 증착시키고, 어닐링에 의해서 결정화시킨다.

이러한 과정을 통하여, Si₂H₆가스를 사용한 증착에서 만큼 낮은 저항률을 갖는 폴리실리콘 박막이 형성될 수 있다. 또한, 두께 균일성 및 단계 커버리지가 Si₂H₆를 사용한 것에 비해서 개선되기 때문에, 폴리실리콘 박막은 미세 구조를 갖는 고도로 집적된 장치를 위한 전극재료로서 효과적으로 사용될 수 있다. 이러한 경우에, 전극 물질의 저항률은 낮아질 수 있다. 따라서, 고도로 집적된 장치의 작동 속도는 크게 증가된다.

본 발명의 상기 및 여러 가지 다른 장점, 특징 및 또다른 목적은 본 발명의 원리를 통합하는 바람직한 구조 실시예가 실시예 설명에 의해서 보여주는 다음의 상세한 설명 및 첨부된 도면을 참고하면서 당 업계의 전문가들에게는 명백해질 것이다.

첨부된 도면을 참조하여 본 발명의 바람직한 예를 아래에 설명할 것이다.

제1a도 내지 1c도는 본 발명의 첫 번째 예에 따른 반도체 칩의 제조단계를 나타내는 단면도이다. 본 발명의 첫 번째 실시예에 따른 폴리실리콘 박막을 형성하는 방법은 제1a도 내지 제1c도를 참조하여 아래에 설명한다.

우선, 평평한 배열(100) 및 열산화에 의한 저항률 1×10^-2Ω·m를 갖는 p-형 실리콘 기판(11)상에 100nm 두께의 실리콘 산화물 막(12)를 형성시킨다[제1a도]

다음에, 통상의 전기저항 가열 LPCVD 기구를 사용하여 실리콘 산화물 막(12) 상에 각각 50nm의 두께를 갖는 다수개의 인(P)-도핑된 비정질 실리콘(a-Si) 박막(13)을 증착시킨다[제1b도].

증착 조건으로서, 반응 튜브의 온도는 550℃이고, 압력은 100 내지 300Pa이고, 증착가스로서 100%-SiH₄가스를 사용하고, 도핑가스로서 He-기본 4%-희석된 PH₃(4%-PH₃/He) 가스를 사용한다. 증착속도가 3nm/분 이상이 되고 막 중의 P(인) 농도가 3×10²⁰cm^-3이상이 되도록 압력과 가스 유속을 정해놓는다. 예를들면, 압력은 140Pa로 설정하고, 100%-SiH₄가스의 유속과 4%-PH₃/He 가스의 유속을 720 내지 45sccm으로 설정하면, 증착속도는 3.5nm/분이 되고, 박막중이 인(P) 농도는 5×10²⁰cm^-3이 된다.

다음에, 850℃를 유지시키면서 인-도핑된 비정질 실리콘 박막(13)을 질소 분위기에서 30분 동안 어닐링시킴으로써 폴리실리콘 박막(14)를 형성한다[제1c도].

제2도는 본 발명의 첫 번째 실시예에 따른 폴리실리콘 박막의 저항률과 인 농도 사이의 관계를 나타내는 그래프이다. 제3도는 본 발명의 첫 번째 실시예에 따른 폴리실리콘 박막의 형성에서 저항률과 증착속도 사이의 관계를 나타내는 그래프이다. 제4도는 본 발명의 첫 번째 실시예에 따른 폴리실리콘 박막의 형성에서 입자크기와 증착속도 사이의 관계를 나타내는 그래프이다.

제2도는 폴리실리콘 박막의 저항률과 인(P) 농도 사이의 관계를 나타내는 그래프이다. 제2도에서, 상기 과정에 의해서 얻어진 폴리실리콘 박막은 첫 번째 예이고, 3nm/분 이하의 증착속도에서 SiH₄가스를 사용한 비정질 증착에 의해서 얻어진 폴리실리콘 박막은 선행기술 A이고, 550℃의 증착온도에서 Si₂H₆가스를 사용한 증착에 의해서 얻어진 폴리실리콘 박막은 선행기술 B이다.

제2도에 나타낸 바와 같이, 인의 농도가 4×10²⁰cm^-3이상일 때, 첫 번째 실시예의 저항률(○로 표시)은 선행기술 A(●로 표시)보다 낮으며 선행기술B(▲로 표시)와 거의 동일하다.

즉, SiH₄가스를 사용한 증착으로서 선행기술 A의 저항률은 높으며, 막 중의 P(인)의 농도가 증가하더라도 감소하지 않는다. 반면, 첫 번째 실시예의 저항률은 Si₂H₆가스를 사용한 증착으로서 선행기술 B만큼 낮다.

상기 설명한 바와 같이, SiH₄가스를 사용한 증착에서, 증착속도를 3nm/분 이상으로 설정하면 Si₂H₆가스를 사용한 증착에서 얻은 것처럼 낮은 저항률을 갖는 폴리실리콘 박막을 얻을 수 있다.

제3도는 적어도 5×10²⁰cm^-3의 P(인) 농도에서 SiH₄가스를 사용한 증착과 Si₂H₆가스를 사용한 증착의 각각의 저항률과 증착 속도 사이의 관계를 나타낸다.

제3도에 나타낸 바와 같이, Si₂H₆가스를 사용한 증착에서(▲로 표시), 저항률은 증착속도에 무관하게 거의 일정하다. 반면, SiH₄가스를 사용한 증착에서(○로 표시), 저항률은 증착속도에 의존하며, 증착속도가 증가함에 따라 감소한다.

제4도는 SiH₄가스를 사용한 증착과 Si₂H₆가스를 사용한 증착의 각각의 입자 크기와 증착속도 사이의 관계를 나타내는 그래프이다. 제4도에 나타낸 바와 같이, SiH₄가스를 사용한 증착(○로 표시)에서, 증착속도가 느릴 때 입자 크기는 Si₂H₆가스를 사용한 증착(●로 표시)의 것보다 적다. 그러나, 증착속도가 증가함에 따라, 입자 크기는 Si₂H₆가스를 사용한 증착의 것과 거의 동일하게 증가한다.

더욱 구체적으로는 느린 증착속도에서 SiH₄가스를 사용한 증착에서, 형성된 비정질 실리콘막의 원자배열은 비교적 결정에 가깝게 된다. 따라서 결정화시킬 때 결정입자의 핵형성이 발생되므로, 결정입자가 성장한다.

다른 한편으로는 SiH₄가스를 사용한 증착에서, 증착속도가 증가하면 좀더 불규칙한 원자배열을 갖는 비정질 구조가 얻어진다. 이러한 이유 때문에 결정입자의 핵형성 주기는 감소하여 결정입자가 성장할 수 있다.

Si₂H₆가스를 사용한 증착의 입자크기가 증착속도에 따라 변하지 않는 이유는, 충분히 변형된 구조를 갖는 비정질 막이 느린 증착속도에서도 형성될 수 있도록 증착 메카니즘이 SiH₄가스를 사용한 증착에서와 다르기 때문이다.

상기에서 설명한 바와 같이, 본 발명의 첫 번째 실시예에 따라, SiH₄가스를 사용한 증착에서, 저항률은 폴리실리콘 박막을 형성하는 통상의 방법에 비해 낮을 수 있다. 따라서, 충분히 낮은 저항률을 갖는 폴리실리콘 박막은 SiH₄가스를 사용한 증착에 의해서 얻어질 수 있다.

본 발명의 첫 번째 실시예에서, 인-도핑된 막에 관해서만 설명하였다. 그러나, 전도율을 얻기 위한 불순물로서 비소(As) 또는 붕소(B)가 사용될지라도 상기와 같은 효과가 얻어질 수 잇다.

불순물이 P일 경우, t-부틸 포스핀(TBP)이 PH₃의 자리에 사용될 수 있다. 불순물이 As일 경우, 비소(AsH₃), 비소크리클로라이드(AsCl₃) 및 t-부틸 비소(TBA) 중의 하나가 사용될 수 있다. 불순물이 붕소(B)일 경우, 디보란(B₂H₆)이 사용될 수 있다.

본 발명의 첫 번째 실시예에서, 증착온도는 550℃이다. 그러나, 증착이 530℃ 내지 570℃의 온도에서 수행될지라도 상기와 같은 효과가 얻어질 수 있다. 또한, 결정화에서 어닐링 온도는 580℃ 내지 950℃로 설정될 수 있다.

또한, 어닐링 시간을 결정화를 완성하기에 충분한 시간까지 변경시킴으로써, 상기와 동일한 효과가 얻어질 수 있다.

제5a도 내지 5d도는 본 발명의 첫 번째 실시예에 따른 반도체 칩의 제조단계를 나타내는 단면도이다. 본 발명의 두 번째 실시예에 따라 폴리실리콘 박막을 형성하는 방법은 제5a도 내지 5d도를 참고하면서 설명한다. 거기에서는 다양한 반도체 장치에서 활성층과 와이어층 사이의 접촉을 매입하는 물질로서 폴리실리콘 박막이 사용된다.

우선, 평평한 배열(100) 및 1×10^-2Ω·m의 저항율을 갖는 p-형 실리콘 기판(21)의 표면에 비소(As)를 이온주입시켜서 n⁺확산층(22)을 형성시킨다[제5a도]. 다음에, p-형 실리콘 기판(21) 및 n⁺확산층(22)의 전체 표면상에 실리콘 산화물 막(23)을 형성시키고, 사진 인쇄 및 이온 에칭에 의해서 각각 직경 0.15㎛ 및 두께 0.5㎛를 갖는 접촉홀(24)을 형성시킨다[제5b도].

다음에, 통상의 전기저항 가열 LPCVD 기수를 사용하여, 실리콘 산화물 막(23)상에 400nm의 두께를 갖는 인-도핑된 비정질 실리콘 박막(25)를 증착시킨다[제5c도].

증착조건으로서, 100%-SiH₄및 4%-PH₃/He 가스가 사용되고, 반응튜브의 온도는 550℃이고, 막 중의 P(인) 농도는 5×10²⁰cm^-3이고, 증착속도는 3.5, 4.0 또는 5.0nm/분으로 설정한다.

질소분위기에서 850℃에서 30분동안 인-도핑된 비정질 실리콘 박막(25)을 어닐링시켜서 폴리실리콘 박막(26)을 형성시킨다. 이온 에칭에 의해서 폴리실리콘 박막(26)을 부분적으로 제거시켜 절연 홈(27)을 형성시킴으로써 라인에 1,000 폴리실리콘 접촉 플러그 부분을 정렬시킨다[제5d도].

접촉저항 평가 기판을 제조하는 상기 방법에서, 2.0nm/분의 증착속도에서 비정질 증착에 의해서 얻어진 폴리실리콘 박막은 SiH₄가스를 사용한 증착의 선행기술로서 정의되고, 550℃의 증착속도에서 Si₂H₆가스를 사용하여 얻은 폴리실리콘 박막은 Si₂H₆가스를 사용한 증착의 선행기술로서 정의된다. 이들 선행기술들 사이의 비교를 아래에 설명한다. 이들 선행기술의 폴리실리콘 박막 중의 인의 농도는 5×10²⁰cm^-3으로 설정된다.

상기 과정으로 제조되는 접촉저항 평가 기판에 대해서 접촉 저항을 측정하였다. 3.5, 4.0 또는 5.0nm/분의 증착속도에서 접촉 당 저항은 488±20, 480±25, 또는 472±15Ω이었다.

SiH₄가스를 사용한 증착의 선행기술에서 얻은 603±40Ω의 저항에 비교하면, 접촉저항은 약 80%로 감소된다. 다른 한편으로는, Si₂H₆가스를 사용한 증착의 선행기술 B에서, 폴리실리콘 박막의 저항률이 제2도에 나타낸 것처럼 감소할지라도 접촉저항은 그의 단계 커버리지가 나쁘기 때문에 552±30Ω 만큼 높아진다.

상기한 바와 같이, 본 발명의 두 번째 실시예를 적용함으로써, 접촉직경이 약 0.15㎛만큼 낮은 경우에도 낮은 저항률을 갖는 접촉이 형성될 수 있어, 앞으로 반도체 장치의 더 큰 집적에 크게 기여할 수 있다.

본 발명의 두 번째 실시예에서, 인-도핑된 막에 대해서만 설명하였다. 그러나, 전도율을 얻기 위한 불순물로서 비소(As) 또는 붕소(B)가 사용될지라도 상기와 동일한 효과가 얻어질 수 있다.

불순물이 P인 경우, t-부틸 포스핀(TBP)이 PH₃의 자리에 사용될 수 있다. 불순물이 As일 경우, 비소(AsH₃), 비소 트리클로라이드(AsCl₃), 및 t-부틸 비소 중의 하나가 사용될 수 있다. 불순물이 붕소일 경우, 디보란(B₂H₆)이 사용될 수 있다.

본 발명의 두 번째 실시예에서, 폴리실리콘 박막 중의 인의 농도는 5×10²⁰cm^-3이다. 그러나, 3×10²⁰cm^-3내지 20×10²⁰cm^-3범위 이내에서, 상기와 같은 효과가 얻어질 수 있다.

본 발명의 두 번째 실시예에서, 증착온도는 550℃이고, 증착온도는 3.5, 4.0 또는 5.0nm/분이다. 그러나, 증착속도가 3nm/분 이상이면, 증착온도는 530℃ 내지 570℃이고 상기한 바와 동일한 효과가 얻어질 수 있다. 또한, 결정화에서 어닐링 온도는 580℃ 내지 590℃ 중의 어느 한 온도에서 설정되고 어닐링 시간을 충분히 결정화시키기 위한 시간으로 변화시킴으로써, 상기와 같은 효과가 얻어질 수 있다.

제6a도 내지 제6c도는 본 발명의 세 번째 실시예에 따른 반도체 칩의 제조단계를 나타내는 단면도이다. 본 발명의 세 번째 실시예에 따른 폴리실리콘 박막의 형성방법을 제6a도 내지 제6c도를 참고하면서 아래에 설명하는데, 그의 폴리실리콘 박막이 기억 장치의 커패시터 전극에 사용된다.

우선, 평평한 배열 (100) 및 1×10^-2Ω·m의 저항률을 갖는 p-형 실리콘 기판의 표면에 As를 주입시켜 n⁺확산층(22)을 형성시킨다. 1㎛두께를 갖는 실리콘 산화물 막(33)을 n⁺확산층(32) 상에 형성시킨다. 실리콘 산화물 막(33)에서 1㎛ 너비의 홈을 형성시킨다.

이 상태에서, 통상의 전기저항 가열 LPCVD 기구를 사용하여, 30nm 두께를 갖는 인-도핑된 비정질 실리콘 박막을 실리콘 산화물 막(33) 위에 증착시킨다. 증착 조건으로서, 100%-SiH₄및 4%-PH₃/He 가스를 사용하고, 반응 튜브의 온도는 550℃이고, 막 중의 인 농도는 3×10²⁰cm^-3이고 증착속도는 3.5nm/분이다.

다음에, 인-도핑된 비정질 실리콘 막을 질소분위기에서 850℃에서 30분동안 어닐링시키고 재결정화시켜서 폴리실리콘 박막(36)을 형성시킨다[제6a도].

폴리실리콘 박막(36)을 오려서 하부전극(36A)을 형성시킨 다음, 커패시터 절연막(37)을 5nm 두께로 형성시킨다[제6b도]. 또한, 상부 전극(38)로서 제공되는 인-도핑된 비정질 실리콘 박막을 하부 전극(36A)와 동일한 증착조건 하에서 150nm 두께로 증착시킨다. 질소분위기에서 850℃에서 인-도핑된 비정질 실리콘 박막을 어닐링시키고 결정화시켜서 폴리실리콘 박막을 형성시킨다[제6c도].

기억소자의 커패시터 전극을 제조하는 상기 방법에서, 3×10²⁰cm^-3의 인 농도에서 2.0nm/분의 증착속도의 조건하에서 형성하여, 질소분위기에서 850℃에서 30분 동안 어닐링시킨 전극은 선행기술의 하부 및 상부 전극으로서 사용된다.

제7도는 상기 공정에서 형성된 커패시터 특성의 측정결과를 나타내는 표이다. 제7도는 제로 바이어스에 가까운 커패시턴스값(C₀)에 대한 +3V의 전압을 하부전극에 적용했을 때 얻어진 커패시턴스 값(C)의 비(C/C₀)를 나타내는데, 그 비는 고주파 C-V 특성에 의존한다.

더욱 구체적으로는 본 발명의 세 번째 실시예의 비(C/C₀)는 0.98인 반면 선행기술의 비는 0.91이다. 따라서, 본 발명의 세 번째 실시예가 적용될 때, 전극에서 캐리어의 공핍이 거의 나타나지 않으며, 안정한 커패시턴스가 큰 바이어스 영역에서 얻어질 수 있으므로, 선행기술의 것보다 훨씬 우수한 전극이 얻어질 수 있다.

본 발명의 세 번째 실시예는, 단수한 커패시터 구조를 나타낸다. 그러나, 커패시터 구조는 제8a도에 나타낸 멀티실린더 구조에서와 같이 또는 제8b도에 나타낸 다층 핀 구조에서와 같이 복합화될 수 있다. 그러한 구조에서, 복합 형태를 갖는 하부 전극(46 또는 56)이 실리콘 기판(41 또는 51)상에 층간(42 또는 52) 상에 형성된다.

하부전극(46 또는 56)의 표면상에 커패시터 절연막(47 또는 57)을 형성시키고, 생성된 구조 상에 상부 전극(48 또는 58)을 형성시킨다. 그러한 복합형태는 본 발명의 세 번째 실시예를 적용함으로써 커패시터 전극과 충분히 대항할 수 있으므로, 만족스런 커패시턴스 특성이 얻어질 수 있다.

본 발명의 세 번째 실시예에서, 인-도핑된 막에 대해서만 설명하였지만, 전도율을 얻기 위한 불순물로서 비소 또는 붕소가 사용되더라도 상기와 동일한 효과가 얻어질 수 있다.

불순물이 P(인)일 경우, PH₃자리에 t-부틸 포스핀(TBP)이 사용될 수 있다. 불순물이 As일 경우, 비소(AsH₃), 비소 트리클로라이드(AsCl₃) 및 t-부틸 비소(TBA) 중의 하나가 사용될 수 있다. 불순물이 붕소인 경우, 디보란(B₂H₆)이 사용될 수 있다.

본 발명에 따른 세 번째 실시예에서, 폴리실리콘 박막중의 인의 농도는 3×10²⁰cm^-3이다. 그러나, 3×10²⁰cm^-3내지 20×10²⁰cm^-3이내에서는 상기와 같은 효과가 얻어질 수 있다.

본 발명의 세 번째 실시예에서, 증착온도는 550℃이고, 증착속도는 3.5nm/분이다. 그러나, 증착속도가 3nm/분 이상이면 증착온도는 530℃ 내지 570℃이고, 상기와 동일한 효과가 얻어질 수 있다. 또한, 결정화에서 어닐링 온도가 580℃ 내지 950℃ 중의 어느 온도에서나 설정될 수 있으며, 충분히 결정화시키는데 필요한 시간까지 어닐링 시간을 변화시킴으로써, 상기와 동일한 효과가 얻어질 수 있다.

이러한 방법으로, 불순물을 도입하면서 CVD에 의해서 비정질 실리콘 박막을 형성한다. 이러한 과정에서, 3nm/분 이상의 증착속도에서 SiH₄가스를 사용하여 비정질 실리콘 박막(13)을 증착시키고 어닐링에 의해서 결정화시킨다. 이러한 과정에서, Si₂H₆가스를 사용한 증착에서만큼 낮은 저항률을 갖는 폴리실리콘 박막(14, 26 또는 36)이 형성될 수 있다.

또한, 두께 균일성 및 단계 커버리지는 Si₂H₆가스를 사용한 증착에 비해서 개선되기 때문에, 폴리실리콘 박막을 미세구조를 갖는 고도로 집적된 장치를 위한 전극물질고 효과적으로 사용될 수 있다. 이러한 경우에, 전극물질의 저항률은 감소될 수 있다. 따라서, 고도로 집적된 장치의 작동속도는 크게 증가될 수 있다.

Claims (8)

1. 실란을 증착 공급 가스로 사용하는 화학적 증기증착에 의해, 불순물을 도입하는 동안 적어도 3nm/분의 증착속도로 비정질 실리콘 박막을 증착시키는 단계, 및 상기 증착된 비정질 실리콘의 박막을 어닐링에 의해서 결정화시키는 단계를 포함하는 것을 특징으로 하는 전도율을 얻기 위한 불순물을 함유하는 반도체 박막의 형성방법.
2. 제1항에 있어서, 상기 비정질 실리콘 박막을 증착시키는 단계는 100 내지 500Pa의 증착압력 및 적어도 3nm/분의 증착속도로 증착을 수행하는 단계를 포함하는 것을 특징으로 하는 전도율을 얻기 위한 불순물을 함유하는 반도체 박막의 형성방법.
3. 제1항 또는 2항에 있어서, 상기 비정질 실리콘 박막을 증착시키는 단계는 530℃ 내지 570℃의 증착온도로 증착을 수행하는 단계를 포함하는 것을 특징으로 하는 전도율을 얻기 위한 불순물을 함유하는 반도체 박막의 형성방법.
4. 제1항에 있어서, 상기 비정질 실리콘 박막을 증착시키는 단계는 상기 비정질 실리콘 박막 중의 불순물의 농도를 3×10²⁰내지 20×10²⁰cm^-3으로 설정하여 증착을 수행하는 단계를 포함하는 것을 특징으로 하는 전도율을 얻기 위한 불순물을 함유하는 반도체 박막의 형성방법.
5. 제1항에 있어서, 불순물을 도입하기 위한 가스로서, 포스핀 및 t-부틸 포스핀 중의 어느 하나가 상기 비정질 실리콘 박막의 증착에 사용되는 것을 특징으로 하는 전도율을 얻기 위한 불순물을 함유하는 반도체 박막의 형성방법.
6. 제1항에 있어서, 불순물을 도입하는 가스로서, 비소, 비소 트리클로라이드 및 t-부틸 비소 중의 어느 하나가 상기 비정질 실리콘 박막의 증착에 사용되는 것을 특징으로 하는 전도율을 얻기 위한 불순물을 함유하는 반도체 박막의 형성방법.
7. 제1항에 있어서, 불순물을 도핑하기 위한 가스로서 디보란이 상기 비정질 실리콘 박막의 증착에 사용되는 것을 특징으로 하는 전도율을 얻기 위한 불순물을 함유하는 반도체 박막의 형성방법.
8. 제1항에 있어서, 상기 비정질 실리콘 박막을 결정화시키는 단계는 580℃ 내지 950℃의 어닐링 온도에서 결정화를 수행하는 단계를 포함하는 것을 특징으로 하는 전도율을 얻기 위한 불순물을 함유하는 반도체 박막의 형성방법.