KR100196386B1 - Main processor module for vessel auto control - Google Patents

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Abstract

본 발명은 선박 자동화 제어용 메인 프로세서 모듈에 관한 것으로서, 대형 선박의 부력 조정 시스템이나, 기관실 등의 최적화 제어를 위해 사용하는 선박 자동화 시스템에서, 스테이션 캐비넷안에 센더박스(Sender Box)메인 모듈에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a main processor module for ship automation control, and relates to a sender main module in a station cabinet in a ship automation system used for optimizing control of a large vessel buoyancy adjustment system or an engine room.

종래의 선박 자동화 제어를 위한 시스템은 감시 대상과의 통신 장애에 대한 고려와 군집 여부에 따라서 적절한 방식이 적용되고 있다.Conventional systems for ship automation control are applied appropriately depending on the consideration of the communication failure with the monitoring target and the grouping.

즉, 메인 프로세서 모듈을 가지는 복수의 스테이션 캐비냇과 센더박스를 운용함에 있어, 포인트수가 작을 경우에는 센더박스가 유리하고, 포인트수가 많을 경우에는 중앙 집중화(Centralizing)가 유리하다.That is, in operating a plurality of station cabinets and sender boxes having a main processor module, the sender box is advantageous when the number of points is small, and centralizing is advantageous when the number of points is large.

그러나, 중앙 집중화의 경우에는 센서 라인이 복잡해지는 단점이 있고, 센더박스의 경우에는 통신 선로가 복잡해지는 단점이 있다.However, in the case of centralization, the sensor line is complicated, and in the case of the sender box, the communication line is complicated.

본 발명은 종래의 센더박스 또는 중앙집중화의 단점을 해결하고자, 포인트수가 작은 경우에 유리한 센더박스의 메인 보드를 스테이션에서 그 기능적인 모듈로서 분리하여 독립된 프로세서로 운용할 수 있도록 함으로써, 센더박스와 중앙 집중화의 양쪽의 단점을 극복하고 장점을 최대한 확보하는 선박 자동화 제어 시스템 구성을 가능하게 하는 선박 자동화 제어용 메인 프로세서 모듈을 제공한다.The present invention to solve the shortcomings of the conventional sender box or centralization, by separating the main board of the advantageous sender box in the case of a small number of points as a functional module in the station to operate as an independent processor, the sender box and the central It provides a main processor module for ship automation control, which enables the construction of a ship automation control system that overcomes the disadvantages of both sides of the centralization and maximizes the advantages.

Description

선박 자동화 제어용 메인 프로세서 모듈Main Processor Module for Ship Automation Control

본 발명은 선박 자동화 제어용 메인 프로세서 모듈에 관한 것으로서, 대형 선박의 부력 조정 시스템이나, 기관실 등의 최적화 제어를 위해 사용하는 선박 자동화 시스템에서, 스테이션 캐비넷안에 센더박스(Sender Box)메인 모듈에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a main processor module for ship automation control, and relates to a sender main module in a station cabinet in a ship automation system used for optimizing control of a large vessel buoyancy adjustment system or an engine room.

종래의 선박 자동화 제어를 위한 시스템은 감시 대상과의 통신 장애에 대한 고려와 군집 여부에 따라서 적절한 방식이 적용되고 있다.Conventional systems for ship automation control are applied appropriately depending on the consideration of the communication failure with the monitoring target and the grouping.

즉, 메인 프로세서 모듈을 가지는 복수의 스테이션 캐비냇과 센더박스를 운용함에 있어, 포인트수가 작을 경우에는 센더박스가 유리하고, 포인트수가 많을 경우에는 중앙 집중화(Centralizing)가 유리하다.That is, in operating a plurality of station cabinets and sender boxes having a main processor module, the sender box is advantageous when the number of points is small, and centralizing is advantageous when the number of points is large.

그러나, 중앙 집중화의 경우에는 센서 라인이 복잡해지는 단점이 있고, 센더박스의 경우에는 통신 선로가 복잡해지는 단점이 있다.However, in the case of centralization, the sensor line is complicated, and in the case of the sender box, the communication line is complicated.

본 발명은 종래의 센더박스 또는 중앙집중화의 단점을 해결하고자, 포인트수가 작은 경우에 유리한 센더박스의 메인 보드를 스테이션에서 그 기능적인 모듈로서 분리하여 독립된 프로세서로 운용할 수 있도록 함으로써, 센더박스와 중앙 집중화의 양쪽의 단점을 극복하고 장점을 최대한 확보하는 선박 자동화 제어 시스템 구성을 가능하게 하는 선박 자동화 제어용 메인 프로세서 모듈을 제공한다.The present invention to solve the shortcomings of the conventional sender box or centralization, by separating the main board of the advantageous sender box in the case of a small number of points as a functional module in the station to operate as an independent processor, the sender box and the central It provides a main processor module for ship automation control, which enables the construction of a ship automation control system that overcomes the disadvantages of both sides of the centralization and maximizes the advantages.

제 1 도는 본 발명의 선박 자동화 제어용 메인 프로세서 모듈의 블럭 구성도1 is a block diagram of a main processor module for ship automation control of the present invention

도면 제 1 도에 도시된 바와같이,As shown in FIG. 1,

입출력 제어를 전담하는 I/O전담 프로세서(1)와, 상기 프로세서(1)에서 출력되는 어드레스를 래치하는 어드레스 래치(2)와, 상기 프로세서(1)의 데이타를 래치하는 데이타 래치(3)와, 상기 어드레스 래치에 의한 어드레스 지정과 리드/라이트 콘트롤(R/W) 및 칩선택 제어(CS)를 받아서 정보들이 저장되고 또 출력되는 램(RAM) 및 롬(ROM)으로 이루어지는 기억부(4)와, 상기 어드레스 래치에 의한 어드레스를 디코딩하여 기억부(4)와 버스 콘트롤러(16) 등의 칩선택 제어를 수행하는 어드레스 디코더(5)와, 상기 어드레스 래치에 의한 어드레스 신호가 저장되는 어드레스 버퍼(6)와, 상기 데이타 래치에 의한 데이타가 저장되는 데이타 버퍼(7)와, 상기 어드레스 버퍼(6) 및 데이타 버퍼(7)에 의한 어드레스 지정과 어드레스 버퍼(9) 및 데이타 버퍼(10)에 의한 어드레스 지정에 대응하여 입출력 또는 통신에 관련된 데이타들이 저장되고 또 출력되는 버퍼 메모리(8)와, 상기 버퍼 메모리(8)의 통신 전담 프로세싱에 관련된 어드레스를 지정하기 위한 어드레스 버퍼(9)와, 상기 버퍼 메모리(8)의 통신 전담 프로세싱에 관련된 데이타를 저장하는 데이타 버퍼(10)와, 통신 전담 프로세서(13)에서 필요로 하는 정보들이 저장되고 또 출력되는 램 및 롬으로 이루어진 기억부(11)와, 상기 기억부(11)에 프로세서(13)의 어드레스를 공급하기 위한 어드레스 래치(12)와, 통신 처리를 전담하는 통신 전담 프로세서(13)와, 상기 어드레스 래치(12)의 어드레스를 디코딩하여 버퍼(9,10)의 칩선택과 버스 콘트롤러(16)의 칩선택을 제어하는 어드레스 디코더(14)와, 상기 통신 전담 프로세서(13)와 연결되어 직렬 통신 제어를 수행하는 직렬 통신 제어부(15)와, 상기 각각의 데이타와 어드레스 버스의 제어 및 통신과 입출력 핸드쉐이크(Handshake) 제어를 수행하는 버스 콘트롤러(16)와, 상기 버스 콘트롤러(16)에 의해서 상기 버퍼 메모리(8)의 핸드쉐이크를 위한 리드 라이트 제어신호(AR/AW)(BR/BW)를 출력하는 게이트회로(17,18)와, 상기 프로세서(1)의 입출력 인터럽트를 처리하기 위한 인터럽트 콘트롤러(19)와, 상기 인터럽트 콘트롤러에 연결되어 작동하는 타이머(20)와, 상기 프로세서(1)에 의한 입출력 어드레스 디코딩을 수행하는 I/O어드레스 디코더(21)와, 상기 I/O어드레스 디코더(21)의 제어를 받아 동작하며 입출력 인터페이스 처리를 담당하는 I/O인터페이스(22)를 포함하여 구성됨을 특징으로 한다.An I / O dedicated processor 1 dedicated to input / output control, an address latch 2 for latching an address output from the processor 1, a data latch 3 for latching data of the processor 1, And a storage unit (4) comprising RAM and ROM for storing and outputting information by addressing by the address latch, read / write control (R / W), and chip select control (CS). An address decoder 5 which decodes the address by the address latch and performs chip selection control of the storage unit 4 and the bus controller 16, and an address buffer in which the address signal is stored. 6), a data buffer 7 in which data by the data latch is stored, addressing by the address buffer 6 and data buffer 7, and by address buffer 9 and data buffer 10 Addressing A buffer memory 8 in which data related to input / output or communication are stored and output, an address buffer 9 for designating an address related to communication dedicated processing of the buffer memory 8, and the buffer memory 8 A data buffer 10 for storing data related to the communication dedicated processing of the < RTI ID = 0.0 >) < / RTI > and a storage unit 11 comprising RAM and ROM for storing and outputting information required by the communication dedicated processor 13, and the storage unit An address latch 12 for supplying an address of the processor 13 to the processor 11, a dedicated communication processor 13 dedicated to the communication process, and an address of the address latch 12 to decode the buffers 9 and 10; An address decoder 14 for controlling chip selection of the < RTI ID = 0.0 >) < / RTI > and a bus controller 16, a serial communication controller 15 connected to the communication dedicated processor 13 to perform serial communication control, A bus controller 16 which performs control and communication of respective data and address buses, and an input / output handshake control, and read writes for the handshake of the buffer memory 8 by the bus controller 16; Gate circuits 17 and 18 for outputting control signals AR / AW BR / BW, an interrupt controller 19 for processing input and output interrupts of the processor 1, and connected to and operated by the interrupt controller A timer 20, an I / O address decoder 21 for decoding an input / output address by the processor 1, and an I / O address decoder 21 under the control of the I / O address decoder 21. It characterized in that it comprises an I / O interface 22.

상기한 바와같이 구성된 본 발명의 선박 자동화 제어용 메인 프로세서 모듈의 동작은 다음과 같이 이루어진다.Operation of the main processor module for ship automation control of the present invention configured as described above is made as follows.

I/O전담 프로세서(1)는 I/O인터페이스(22)를 통한 입출력 처리를 전담한다.The I / O dedicated processor 1 is dedicated to the I / O processing through the I / O interface 22.

이 것을 위해서 출력하는 어드레스는 어드레스 래치(2)를 통하여 기억부(4)의 롬 또는 램 어드레스를 지정하고, 여기서 출력되는 데이타는 데이타 래치(3)를 통해서 읽어들이며, I/O디코더(21)에 I/O어드레스를 출력하여 I/O인터페이스(22)를 적절하게 제어함으로써 필요한 제반 신호들의 입출력이 이루어지도록 한다.For this purpose, the output address designates the ROM or RAM address of the storage unit 4 via the address latch 2, and the output data is read through the data latch 3 and the I / O decoder 21 By outputting an I / O address to the I / O interface 22, the I / O address 22 is appropriately controlled so that input and output of necessary signals are made.

물론 이때 I/O프로세싱을 위한 인터럽트를 인터럽트 콘트롤러(19)가 수행하고, 인터럽트 처리에 필요한 타이밍 정보는 타이머(20)로부터 구한다.Of course, at this time, the interrupt controller 19 performs an interrupt for I / O processing, and the timing information necessary for interrupt processing is obtained from the timer 20.

또, I/O전담 프로세서(1)는 어드레스 디코더(5)를 통해서 상기 기억부(4)의칩선택(CS)을 수행함과 함께, 버스 콘트롤러(16)도 제어하여 버퍼 메모리(8)에 디한 통신 전담 프로세서(13)와의 핸드 쉐이크와 버스 콘트롤이 이루어질 수 있도록 한다.The dedicated I / O processor 1 performs the chip selection CS of the storage unit 4 via the address decoder 5 and also controls the bus controller 16 to communicate with the buffer memory 8. Handshake with the dedicated processor 13 and bus control can be made.

버스 콘트롤러(16)는 버퍼 메모리(8)의 핸드쉐이크를 위한 리드 라이트 신호(AR/AW)(BR/BW)를 출력하여 게이트 회로(17,18)를 통해서 버퍼 메모리(8)에 공급함으로써 적절한 타이밍에서 I/O전담 프로세서 또는 통신 전담 프로세서(13)에 의한 버퍼 메모리(8)의 공유가 가능하게 한다.The bus controller 16 outputs the read write signal AR / AW BR / BW for the handshake of the buffer memory 8 and supplies the buffer memory 8 to the buffer memory 8 through the gate circuits 17 and 18. This enables the sharing of the buffer memory 8 by the I / O dedicated processor or the communication dedicated processor 13 in timing.

I/O전담 프로세서(1)가 버퍼 메모리(8)에 데이타를 저정하거나 또는 읽어낼 경우에는 어드레스 버퍼(6)를 통해서 어드레스를 지정하고 데이타 버퍼(7)를 통해서 데이타의 입출력을 수행한다.When the I / O dedicated processor 1 stores or reads data in the buffer memory 8, the address is designated through the address buffer 6 and data input and output is performed through the data buffer 7.

통신 전담 프로세서(13)가 버퍼 메모리(8)에 데이타를 저장하거나 또는 읽어낼 경우에는 어드레스 버퍼(9)를 통해서 어드레스를 지정하고 데이타 버퍼(10)를 통해서 데이타 입출력을 수행한다.When the dedicated communication processor 13 stores or reads data in the buffer memory 8, the address is designated through the address buffer 9 and data input / output is performed through the data buffer 10.

즉, 통신 전담 프로세서(13)에서 출력된 어드레스를 어드레스 래치(12)에 래치하여 램 또는 롬으로 이루어진 기억부(11)의 데이타 액세스를 수행하는 한편, 어드레스 버퍼(9)를 통해서 버퍼 메모리(8)의 어드레스를 지정하고, 데이타 버퍼(10)를 이용해서 필요한 데이타를 저장하게 하거나 읽어낸다.That is, the address output from the dedicated communication processor 13 is latched to the address latch 12 to perform data access of the storage unit 11 formed of RAM or ROM, while the buffer memory 8 is transmitted through the address buffer 9. ), The data buffer 10 is used to store or read the necessary data.

이때 어드레스 디코더(14)에 칩선택을 위한 어드레스를 출력함으로써 기억부(11)의 칩선택(CS)과 버스 콘트롤러(16)의 칩선택(CS)이 적절한 타이밍에서 이루어질 수 있도록 한다.In this case, the chip selection CS of the memory unit 11 and the chip selection CS of the bus controller 16 can be made at an appropriate timing by outputting an address for chip selection to the address decoder 14.

그리고, 상기한 바와같이 처리된 데이타를 전송하거나 또는 수신하기 위해서 통신 전담 프로세서(13)는 직렬 통신 제어부(15)에 인터럽트(INTR), 칩선택(CS), 리드라이트 제어(R/W)를 수행하여 적절한 데이타의 송신(Tx1,Tx2) 또는 수신(Rx1,Rx2)이 이루어질 수 있도록 한다.Then, in order to transmit or receive the processed data as described above, the dedicated communication processor 13 sends an interrupt INTR, a chip select CS, and a read write control R / W to the serial communication control unit 15. By performing the appropriate data transmission (Tx1, Tx2) or reception (Rx1, Rx2) can be made.

여기서 처리되는 데이타는 선박 자동화 제어에 필요한 각종 포인트의 감시정보들이 된다.The data processed here are monitoring information of various points necessary for ship automation control.

상기한 바와같이 본 발명의 선박 자동화 제어용 메인 프로세서 모듈은 센더박스 메인 보드로서 I/O전담 프로세서와 통신 전담 프로세서를 가지고, 스테이션에서 센더박스의 기능적인 모듈을 보드로서 독립하여 운용할 수 있게 하므로, 통신 선로의 간소화는 물론, 각종 포인트에서의 감지라인을 줄여서 선박 자동화 시스템 전체의 효율적인 운용을 가능하게 한다.As described above, the main processor module for ship automation control of the present invention has an I / O dedicated processor and a communication dedicated processor as a sender box main board, and enables a functional module of the sender box to be operated independently as a board at a station. In addition to the simplification of the communication lines, the detection lines at various points are reduced to enable efficient operation of the entire ship automation system.

Claims (1)

입출력 제어를 전담하는 I/O전담 프로세서(1)와, 상기 프로세서(1)에서 출력되는 어드레스를 래치하는 어드레스 래치(2)와, 상기 프로세서(1)의 데이타를 래치하는 데이타 래치(3)와, 상기 어드레스 래치에 의한 어드레스 지정과 리드/라이트 콘트롤(R/W) 및 칩선택 제어(CS)를 받아서 정보들이 저장되고 또 출력되는 램(RAM) 및 롬(ROM)으로 이루어지는 기억부(4)와, 상기 어드레스 래치에 의한 어드레스를 디코딩하여 기억부(4)와 버스 콘트롤러(16) 등의 칩선택 제어를 수행하는 어드레스 디코더(5)와, 상기 어드레스 래치에 의한 어드레스 신호가 저장되는 어드레스 버퍼(6)와, 상기 데이타 래치에 의한 데이타가 저장되는 데이타 버퍼(7)와, 상기 어드레스 버퍼(6) 및 데이타 버퍼(7)에 의한 어드레스 지정과 어드레스 버퍼(9) 및 데이타 버퍼(10)에 의한 어드레스 지정에 대응하여 입출력 또는 통신에 관련된 데이타들이 저장되고 또 출력되는 버퍼 메모리(8)와, 상기 버퍼 메모리(8)의 통신 전담 프로세싱에 관련된 어드레스를 지정하기 위한 어드레스 버퍼(9)와, 상기 버퍼 메모리(8)의 통신 전담 프로세싱에 관련된 데이타를 저장하는 데이타 버퍼(10)와, 통신 전담 프로세서(13)에서 필요로 하는 정보들이 저장되고 또 출력되는 램 및 롬으로 이루어진 기억부(11)와, 상기 기억부(11)에 프로세서(13)의 어드레스를 공급하기 위한 어드레스 래치(12)와, 통신 처리를 전담하는 통신 전담 프로세서(13)와, 상기 어드레스 래치(12)의 어드레스를 디코딩하여 버퍼(9,10)의 칩선택과 버스 콘트롤러(16)의 칩선택을 제어하는 어드레스 디코더(14)와, 상기 통신 전담 프로세서(13)와 연결되어 직렬 통신 제어를 수행하는 직렬 통신 제어부(15)와, 상기 각각의 데이타와 어드레스 버스의 제어 및 통신과 입출력 핸드쉐이크(Handshake) 제어를 수행하는 버스 콘트롤러(16)와, 상기 버스 콘트롤러(16)에 의해서 상기 버퍼 메모리(8)의 핸드쉐이크를 위한 리드 라이트 제어신호(AR/AW)(BR/BW)를 출력하는 게이트회로(17,18)와, 상기 프로세서(1)의 입출력 인터럽트를 처리하기 위한 인터럽트 콘트롤러(19)와, 상기 인터럽트 콘트롤러에 연결되어 작동하는 타이머(20)와, 상기 프로세서(1)에 의한 입출력 어드레스 디코딩을 수행하는 I/O어드레스 디코더(21)와, 상기 I/O어드레스 디코더(21)의 제어를 받아 동작하며 입출력 인터페이스 처리를 담당하는 I/O인터페이스(22)를 포함하여 구성됨을 특징으로 하는 선박 자동화 제어용 메인 프로세서 모듈.An I / O dedicated processor 1 dedicated to input / output control, an address latch 2 for latching an address output from the processor 1, a data latch 3 for latching data of the processor 1, And a storage unit (4) comprising RAM and ROM for storing and outputting information by addressing by the address latch, read / write control (R / W), and chip select control (CS). An address decoder 5 which decodes the address by the address latch and performs chip selection control of the storage unit 4 and the bus controller 16, and an address buffer in which the address signal is stored. 6), a data buffer 7 in which data by the data latch is stored, addressing by the address buffer 6 and data buffer 7, and by address buffer 9 and data buffer 10 Addressing A buffer memory 8 in which data related to input / output or communication are stored and output, an address buffer 9 for designating an address related to communication dedicated processing of the buffer memory 8, and the buffer memory 8 A data buffer 10 for storing data related to the communication dedicated processing of the < RTI ID = 0.0 >) < / RTI > An address latch 12 for supplying an address of the processor 13 to the processor 11, a dedicated communication processor 13 dedicated to the communication process, and an address of the address latch 12 to decode the buffers 9 and 10; An address decoder 14 for controlling chip selection of the < RTI ID = 0.0 >) < / RTI > and a bus controller 16, a serial communication controller 15 connected to the communication dedicated processor 13 to perform serial communication control, A bus controller 16 which performs control and communication of respective data and address buses, and an input / output handshake control, and read writes for the handshake of the buffer memory 8 by the bus controller 16; Gate circuits 17 and 18 for outputting control signals AR / AW BR / BW, an interrupt controller 19 for processing input and output interrupts of the processor 1, and connected to and operated by the interrupt controller A timer 20, an I / O address decoder 21 for decoding an input / output address by the processor 1, and an I / O address decoder 21 under the control of the I / O address decoder 21. Main processor module for ship automation control, characterized in that it comprises an I / O interface (22).
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