KR100194670B1 - 인버터 3상 전류의 d-q 변환장치 - Google Patents

Abstract

인버터에 있어서, 인버터 구동에 따라 출력되는 a상, b상, c상의 3상 전류 신호를 일정 시간동안 지연시켜 출력하는 버퍼 수단과; 상기 버퍼 수단에서 출력되는 3상 전류 신호의 각각의 +전류와 -전류의 차이를 증폭하여 해당하는 3상 전압을 각각 출력하는 차동 증폭 수단과; 상기 차동 증폭 수단에서 출력되는 a상 전압에서 b상 전압과 c상 전압을 가산한 전압을 감산시킨 값을 일정값 증폭시켜 해당하는 d상 전압을 출력하는 제1연산부와, 상기 차동 증폭 수단에서 출력되는 b상 전압에서 c상 전압을 감산시켜 해당하는 전압을 출력하는 제2연산부와, 상기 제2연산부에서 출력되는 전압을 설정된 이득값만큼 증폭시켜 해당하는 q상 전압을 출력하는 제3연산부로 이루어진 연산 수단과; 상기 연산 수단에서 출력되는 d상 전압과 q상 전압을 적분시켜 출력하는 적분수단을 포함하여 이루어지는 인버터 3상 전류의 d-q 변환 장치는, 고가의 마이크로 컨트롤러 등을 상요하지 않고 저가의 OP앰프를 사용하여 인버터에서 출력되는 3상 전류를 d-q 변환시킴으로써, 3상 전류의 위상각과 크기를 용이하게 검출할 수 있으며, 또한, 저가의 OP앰프를 사용하여 회로를 구성함으로써 원가를 절감하고, 하드웨어에 의한 고속 연산으로 신속하게 d-q 변환을 수행할 수 있다.

Description

인버터 3상 전류의 d-q 변환장치

제1도는 인버터 3상 전류의 위상과 d-q 변환에 따른 전류의 위상 다이아그램이고,

제2도는 인버터 3상 전류 파형도와 d-q 변환에 따른 전류의 파형도이고,

제3도는 이 발명의 실시예에 따른 인버터 3상 전류의 d-q 변환 장치의 상세 회로도이다.

이 발명은 인버터 3상 전류의 d-q 변환 장치에 관한 것으로 더욱 상세하게 말하자면, 고가의 마이크로 컨트롤러 등을 사용하지 않고 저가의 OP엠프를 사용하여, 인버터 구동에 따라 출력되는 3상 전류를 d-q 변환시킴으로써, 3상 전류의 위상각과 크기를 용이하게 검출할 수 있는 인버터 3상 전류의 d-q 변환장치에 관한 것이다.

일반적으로 유도 전ehd기는 복잡한 동특성에eh 불구하고, 특유의 내구성과 구동의 용이성 때문에 산업 현장에서 기계물의 구동용으로 널리 사용되고 있다.

그런데, 유도 전동기의 고정자상과 회전자상 사이의 결합 계수들이 회전자의 위치에 따라 가변됨으로, 유동 전동기의 동특성을 분석하기가 용이하지 않다.

따라서, d-q 변환 이론에 따라 120°간격을 가지는 3상 전류를 90°간격을 가지는 2상으로 변환시킴으로써, 시간에 따라 가변되는 매개 변수들을 용이하게 제거할 수 있다.

유도 전동기의 동특성 분석을 위한 기준축을 잡는 방법으로는 첨부한 제1도에 도시되어 있듯이 d-q 축을 사용한다.

제1도에 도시되어 있듯이 3개의 위상 즉, a상과 b상과 c상축은 서로 120°의 위상차를 가지고 있고, 한 상의 값은 다른 두 상의 값에 따라 종속적으로 결정됨으로, a상, b상, c상을 사용하여 모터의 상태 방정식을 나타내는 경우에는 직교 좌표계를 사용하는 일반적인 수학적 표현이 복잡해진다.

따라서, 서로 직교하는 독립적인 2개의 d-q축을 사용하여 보다 용이하게 모터의 동특성을 분석할 수 있다.

또한, 오실로스코프상의 x-y 리사쥬(lissajou) 등의 관찰시에는, 스코프 입력으로 직교하는 2상이 요구됨으로, 이러한 d-q 변환은 모터의 동특성 분석에 필수적이다.

상기한 같은 d-q 변환에 있어서, d축은 자속의 a축과 일치하며 q축은 d축과 직교하는 방향으로 설정하면 다음과 같은 변환 관계가 성립된다.

종래에 있어서, 상기과 같은 3상 전류의 d-q 변환을 수행하기 위하여 인버터에서 출력되는 3상 전류를 A/D 컨버터를 통하여 디지탈 신호로 변환 처리한 다음, 별도의 고속 플로팅 포인트(floating point) CPU(Central Processing Unit)가 상기 A/D 컨버터에서 출력되는 신호에 따라 상기와 같은 식에 따라 실시간 연산을 하여 수행하였다.

그러나, 상기한 종래의 3상 전류의 d-q 변환은 고가의 A/D 컨버터를 사용하고 또한 고속의 플로팅 포인트 CPU를 사용함으로써, 제조 원가가 상승되는 단점이 있다.

또한, 소프트웨어에 의하여 d-q 변환을 처리함으로써 실시간 연산시에 속도 지연이 발생하는 단점이 있다.

그러므로, 이 발명의 목적은 상기한 종래의 단점을 해결하기 위한 것으로, 고가의 마이크로 컨트롤러 등을 사용하지 않고 저가의 OP앰프를 사용하여 인버터에서 출력되는 3상 전류를 d-q 변환시킴으로써, 3상 전류의 위상각과 크기를 용이하게 검출할 수 있는 인버터 3상 전류의 d-q 변환 장치를 제공하고자 하는데 있다.

상기한 목적을 달성하기 위한 이 발명의 구성은, 인버터에 있어서, 인버터 구동에 따라 출력되는 a상, b상, c상의 3상 전류 신호를 일정 시간 동안 지연시켜 출력하는 버퍼 수단과; 상기 버퍼 수단에서 출력되는 3상 전류 신호의 각각의 +전류와 -전류의 차이를 증폭하여 해당하는 3상 전압을 각각 출력하는 차등 증폭 수단과; 상기 차동 증폭 수단에서 출력되는 a상 전압에서 b상 전압과 c상 전압을 가산한 전압을 감산시킨 값을 일정값 증폭시켜 해당하는 d상 전압을 출력하는 제1연산부와, 상기 차동 증폭 수단에서 출력되는 b상 전압에서 c상 전압을 감산시켜 해당하는 전압을 출력하는 제2연산부와, 상기 제2연산부에서 출력되는 전압을 설정된 이득값만큼 증폭시켜 해당하는 q상 전압을 출력하는 제3연산부로 이루어진 연산 수단과; 상기 연산 수단에서 출력되는 d상 전압과 q상 전압을 적분시켜 출력하는 적분 수단을 포함하여 이루어진다.

상기한 구성에 의하여, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.

제3도는 이 발명의 실시예에 따른 인버터 3상 전류의 d-q 변환 장치의 상세회로도이다.

첨부한 제3도에 도시되어 있듯이 이 발명의 실시예에 따른 인버터 3상 전류의 d-q 변환 장치의 구성은, 인버터 구동에 따라 출력되는 3상 전류 신호를 일정시간 지연시켰다가 출력하는 버퍼부(10)와, 상기 버퍼부(10)의 출력단에 연결되어 인가되는 3상 전류 신호와 반전된 3상 전류 신호를 차동 증폭시켜 해당하는 3상 전압을 출력하는 차동 증폭부(20)와, 상기 차동 증폭부(20)의 출력단에 연결되어 인가되는 3상 전압으로부터 d,q 전압을 생성하여 해당하는 펄스 신호를 출력하는 연산부(30)와, 상기 연산부(30)의 출력단에 연결되어 인가되는 펄스 신호를 적분하여 해당하는 삼각파를 출력하는 적분부(40)로 이루어진다.

상기의 버퍼구(10)는 입력 단자가 인버터의 +a상 전류 단자에 연결된 반전기(11)와, 입력 단자 인버터의 -a상 전류 단자에 연결된 반전기(I2)와 입력 단자가 인버터의 +b상 전류 단자에 연결된 반전기(I3)와, 입력 단자가 -b상 전류 단자에 연결된 반전기(I4)와, 입력 단자가 인버터의 +c상 전류 단자에 연결된 반전기(I5)와, 입력 단자가 인버터의 -c상 전류 단자에 연결된 반전기(I6)로 이루어진다.

상기의 차동 증폭부(20)는 상기 버퍼부(10)에서 출력되는 +a상 전류와 -a상 전류를 차동 증폭시켜 해당하는 a상 전압을 출력하는 제1차동 증폭부(21)와, 인가되는 +b상 전류와 -b상 전류를 차동 증폭시켜 해당하는 b상 전압을 출력하는 제2차동 증폭부(23)와, 인가되는 +c상 전류와 반전 -c상 전류룰 차동 증폭시켜 해당하는 c상 전압을 출력하는 제3차동 증폭부(25)로 이루어진다.

상기의 제1차동 증폭부(21)는 일측 단자가 상기 반전기(I1)의 출력 단자에 연결된 저항(R1)과, 일측 단자가 상기 반전기(I2)의 출력 단자에 연결된 저항(R2)과, 일측 단자가 상기 저항(R1)의 타측 단자에 연결되고 타측 단자가 접지된 저항(R3)과, 비반전 단자가 상기 저항(R1)의 타측 단자에 연결되고 반전 단자가 상기 저항(R2)의 타측 단자에 연결된 증폭기(A1)와, 일측 단자가 상기 저항(R2)의 타측 단자에 연결되고 타측 단자가 상기 증폭기(A1)의 출력 단자에 연결된 저항(R4)으로 이루어진다.

상기의 제2차동 증폭부(23)는 일측 단자가 상기 반전기(I3)의 출력 단자에 연결된 저항(R5)과, 일측 단자가 상기 반전기(I4)의 출력 단자에 연결된 저항(R6)과, 일측 단자가 상기 저항(R5)의 타측 단자에 연결되고 타측 단자가 접지된 저항(R7)과, 비반전 단자가 상기 저항(R5)의 타측 단자에 연결되고 반전 단자가 상기 저항(R6)의 타측 단자에 연결된 증폭기(A2)와, 일측 단자가 상기 저항(R6)의 타측 단자에 연결되고 타측 단자가 상기 증폭기(A2)의 출력 단자에 연결된 저항(R8)으로 이루어진다.

상기의 제3차동 증폭부(25)는 일측 단자가 상기 반전기(I5)의 출력 단자에 연결된 저항(R9)과, 일측 단자가 상기 반전기(I6)의 출력 단자에 연결된 저항(R10)과, 일측 단자가 상기 저항(R9)의 타측 단자에 연결되고 타측 단자가 접지된 저항(R11)과, 비반전 단자가 상기 저항(R9)의 타측 단자에 연결되고 반전 단자가 상기 저항(R10)의 타측 단자에 연결된 증폭기(A3)와, 일측 단자가 상기 저항(R10)의 타측 단자에 연결되고 타측 단자가 상기 증폭기(A4)의 출력 단자에 연결된 저항(R12)으로 이루어진다.

상기의 연산부(30)는 상기 차동 증폭부(20)에서 출력되는 a상 전압과 b상 전압과 c상 전압의 차를 증폭하여 d상 전압을 출력하는 제1연산부(31)와, 상기 차동 증폭부(20)에서 출력되는 b상 전압과 c상 전압의 차를 증폭하여 출력하는 제2연산부(32)와, 상기 제2연산부(32)에서 출력되는 전압의 이득값을 조절하여 해당하는 q상을 전압을 출력하는 이득값 조절부(33)로 이루어진다.

상기 제1연산부(31)는 일측 단자가 상기 증폭기(A1)의 출력 단자에 연결된 저항(R13)과, 일측 단자가 상기 증폭기(A2)의 출력 단자에 연결된 저항(R15)과, 일측 단자가 상기 증폭기(A3)의 출력 단자에 연결된 저항(R16)과, 비반전 단자가 상기 저항 (R13)의 타측 단자에 연결되고 반전 단자가 저항(R15,R16)의 타측 단자에 연결된 증폭기(A4)와, 일측 단자가 상기 저항(R13)의 타측 단자에 연결되고 타측 단자가 접지된 저항(R14)과, 일측 단자가 상기 저항(R16)의 타측 단자에 연결되고 타측 단자가 상기 증폭기(A4)의 출력단자에 연결된 저항(R17,R18)으로 이루어진다.

상기 제2연산부(32)는 일측 단자가 상기 증폭기(A2)의 타측 단자에 연결된 저항(R19)과, 일측 단자가 상기 증폭기(A3)의 타측 단자에 연결된 저항(R21)과, 일측 단자가 상기 저항(R19)의 타측 단자에 연결되고 타측 단자가 접지된 저항(R20)고, 비반전 단자가 상기 저항(R19)의 타측 단자에 연결되고 반전 단자가 상기 저항(R21)의 타측 단자에 연결된 증폭기(A5)와, 일측 단자가 상기 저항(R21)의 타측 단자에 연결되고 타측 단자가 상기 증폭기(A5)의 출력 단자에 연결된 저항 (R22)으로 이루어진다.

상기 제3연산부(33)는 비반전 단자가 접지된 증폭기(A6)와, 일측 단자가 상기 증폭기(A6)의 반전 단자에 연결되고 타측 단자가 상기 증폭기(A6)의 출력 단자에 연결된 가변 저항(VR1)과, 일측 단자가 상기 증폭기(A6)의 반전 단자에 연결되고 타측 단자가 상기 증폭기(A5)의 출력 단자에 연결된 저항(R23)으로 이루어진다.

상기 적분부(40)는 상기 제1연산부(31)에서 출력되는 d상 전압을 적분시켜 해당하는 삼각파를 출력하는 제1적분부(41)와, 상기 제3연산부(33)에서 출력되는 q상 전압을 적분시켜 해당하는 삼각파를 출력하는 제2적분부(42)로 이루어진다.

상기 제1적분부(41)는 일측 단자가 상기 증폭기(A4)의 출력 단자에 연결된 저항(R24)과, 일측 단자가 상기 저항(R24)의 타측 단자에 연결된 캐패시터(C1)와, 비반전 단자가 접지되고 반전 단자가 상기 캐패시터(C1)의 타측 단자에 연결된 증폭기(A7)와, 일측 단자가 상기 증폭기(A7)의 반전 단자에 연결되고 타측 단자가 상기 증폭기(A7)의 출력 단자에 연결된 저항(R25)과, 캐패시터(C2)로 이루어진다.

상기 제2적분부(42)는 일측 단자가 상기 증폭기(A6)의 출력 단자에 연결된 저항(R26)과, 일측 단자가 상기 저항(R26)의 타측 단자에 연결된 캐패시터(C3)와, 비반전 단자가 접지되고 반전 단자가 상기 캐패시터(C3)의 타측 단자에 연결된 증폭기(A8)와, 일측 단자가 상기 증폭기(A8)의 반전 단자에 연결되고 타측 단자가 상기 증폭기(A8)의 출력 단자에 연결된 저항(R27)과, 캐패시터(C4)로 이루어진다.

이 발명의 실시예에 따른 상기 저항(R1~R22)는 모두 동일한 저항값을 가진다.

이 발명의 실시예에 따른 상기 버퍼부(10)로 입력되는 3상 전류 신호는 인버터를 구동시키기 위하여 인가되는 펄스 신호를 나타내며, 상기 펄스 신호에는 모터 구동에 해당하는 주파수를 가지는 삼각파 신호가 같이 실려 있다.

상기 구성에 의한 이 발명의 실시예에 따른 인버터 3상 전류의 d-q 변환 장치의 작용을 설명하면 다음과 같다.

도시하지 않은 유도 전동기를 구동시키기 위하여 인버터가 구동되어 그에 해당하는 3상 전류가 출려되면, 상기 인버터 구동에 따라 출력된 3상 전류가 버퍼부(10)로 입력된 다음, 차동 증폭부(20)로 출력된다.

상기 인버터 구동에 따라 출력된 a상 전류 신호의 +신호는 인버터(I1)을 통하여 반전되고, a상 전류 신호의 -신호는 인버터(I2)를 통하여 반전되어 제1차동 증폭부(21)로 입력되고, b상 전류 신호의 +신호는 인버터(I3)을 통하여 반전되고, b상 전류 신호의 -신호는 인버터(I4)를 통하여 반전되어 제2차동 증폭부(23)로 입력되고, c상 전류 신호의 +신호는 인버터(I5)을 통하여 반전되고, c상 전류 신호의 -신호는 인버터(I6)를 통하여 반전되어 제3차동 증폭부(25)로 각각 입력된다.

상기 버퍼부(10)를 통하여 일정 시간 지연된 3상 전류 신호는 차동 증폭부(20)로 입력된 다음, 각 전류 신호의 +신호와 -신호에 따른 전압차를 증폭 출력되어 각각 해당하는 3상 전압으로 출력된다.

상기 버퍼부(10)의 인버터(I1, I2)를 통하여 각각 반전 출력된 a상 전류 신호의 +신호와 -신호는 제1차동 증폭구(21)로 입력되고, 상기 제1차동 증폭부(21)의 증폭기(A1)는 입력되는 a상 전류의 +신호에 따른 전압에서 -신호에 따른 전압의 차를 일정값 증폭시켜 해당하는 a상 전압을 연산부(30)로 출력한다.

상기 제2차동 증폭부(23)는 상기 제1차동 증폭구(21)와 동일하게 구동되어, 입력되는 b상 전류의 +신호와 -신호에 따른 전압차를 일정값 증폭시켜 연산부(30)로 출력하고, 또한, 제3차동 증폭부(25)도 입력되는 c상 전류의 +신호와 -신호에 따른 전압차를 일정값 증폭시켜 연산부(30)로 출력한다.

상기 버퍼부(10)를 통하여 입력된 3상 전류가 차동 증폭부(20)를 통하여 각각 해당하는 3상 전압으로 변환 출력된 다음, 연산부(30)를 통하여 d상과 q상 전압을 변환처리되어 적분부(40)로 출력된다.

상기 제1연산부(31)는 제1차동 증폭부(21)에서 출력되는 a상 전압에서, 상기 제2차동 증폭부(23)에서 출려되는 b상 전압과 제3차동 증폭부(25)에서 출력되는 c상 전압을 가산한 전압을 감산하여 다음과 같은 d상 전압을 출력한다.

이 때, 제1연산부(31)의 저항(R13,R15,R16)의 저항값을 동일하게 설정하여 동상 신호의 평형을 이루도록 한다.

또한, 상기 제2연산부(32)는 상기 제2차동 증폭부(23)에서 출력되는 b상 전압에서, 상기 제3차동 증폭부(25)에서 출력되는 c상 전압을 감산하여 해당하는 전압(b-c)을 제3연산부(33)로 출력한다.

상기 제3연산부(33)는 상기 제2연산부(32)에서 출력되는 전압(b-c)을 가변저항(VR1)의 저항값에 따라 설정된 이득값만큼 증폭시켜 다음과 같은 q상 전압을 출력한다.

상기와 같은 작용에 따라 인버터 구동에 따라 출력된 3상 전류가 상기 연산부(30)를 통하여 각각 d상 전압, q상 전압으로 변환 처리된 다음, 오실로스코프 등을 통하여 d상 전압, q상 전압 출력 관찰이 용이하도록 출력된 펄스 신호를 적분화시킨다.

상기 연산부(30)에서 출력된 d상 전압은 제1적분부(41)로 입력되고, 저항(R25)과 캐패시터(C2)의 시정수에 따라 적분되어 해당하는 삼각파 d상 전압으로 출력된다.

또한, 상기 연산부(30)에서 출력된 d상 전압은 제2적분부(42)로 입력되고, 저항 (R27)과 캐패시터(C4)의 시정수에 따라 적분되어 해당하는 삼각파 q상 전압으로 출력된다.

이상에서와 같이 이 발명의 실시예에 따라, 고가의 마이크로 컨트롤러 등을 사용하지 않고 저가의 OP앰프를 사용하여 인버터에서 출력되는 3상 전류를 d-q 변환시킴으로써, 3상 전류의 위상각과 크기를 용이하게 검출할 수 있다.

또한, 저가의 OP앰프를 사용하여 회로를 구성함으로써 원가를 절감할 수 있으며, 하드웨어에 의한 고속 연산으로 신속하게 d-q 변환을 수행할 수 있는 효과를 가지는 인버터 3상 전류의 d-q 변환 장치를 제공할 수 있다.

Claims (4)

1. 인버터에 있어서, 인버터 구동에 따라 출력되는 a상, b상, c상의 3상 전류 신호를 일정 시간 동안 지연시켜 출력하는 버퍼 수단과; 상기 버퍼 수단에서 출력되는 3상 전류 신호의 각각의 +전류와 -전류의 차이를 증폭하여 해당하는 3상 전압을 각각 출력하는 자동 증폭 수단과; 상기 차동 증폭 수단에서 출력되는 a상 전압에서 b상 전압과 c상 전압을 가산한 전압을 감산시킨 값을 일정값 증폭시켜 해당하는 d상 전압을 출력하는 제1연산부와, 상기 차동 증폭 수단에서 출력되는 b상 전압에서 c상 전압을 감산시켜 해당하는 전압을 출력하는 제2연산부와, 상기 제2연산부에서 출력되는 전압을 설정된 이득값만큼 증폭시켜 해당하는 q상 전압을 출력하는 제3연산부로 이루어진 연산 수단과; 상기 연산 수단에서 출력되는 d상 전압과 q상 전압을 적분시켜 출력하는 적분 수단을 포함하는 것을 특징으로 하는 인버터 3상 전류의 d-q 변환장치.
2. 제1항에 있어서, 상기한 버퍼 수단은, 인버터 구동에 따라 출력되는 3상 전류 중 a상 전류의 +신호와 -신호를 각각 반전시켜 출력하는 제1반전기와; 인버터 구동에 따라 출력되는 3상 전류 중 b상 전류의 +신호와 -신호를 각각 반전시켜 출력하는 제2반전기와; 인버터 구동에 따라 출력되는 3상 전류 중 c상 전류의 +신호와 -신호를 각각 반전시켜 출력하는 제3반전기로 이루어지는 것을 특징으로 인버터 3상 전류의 d-q 변환 장치.
3. 제1항에 있어서, 상기한 차동 증폭 수단은, 상기 제1반전기에서 출력되는 반전된 a상 전류의 +신호에 따른 전압과 반전된 -신호에 따른 전압의 차를 일정값 증폭시켜 해당하는 a상 전압을 출력하는 제1차동 증폭부와; 상기 제2반전기에서 출력되는 반전된 b상 전류의 +신호에 따른 전압과 반전된 -신호에 따른 전압의 차를 일정값 증폭시켜 해당하는 b상 전압을 출력하는 제2차동 증폭부와; 상기 제3반전기에서 출력되는 반전된 c상 전류의 +신호에 따른 전압과 반전된 -신호에 따른 전압의 차를 일정값 증폭시켜 해당하는 c상 전압을 출력하는 제3차동 증폭부로 이루어지는 것을 특징으로 하는 인버터 3상 전류의 d-q 변환장치.
4. 상기한 적분수단은, 상기 연산 수단에서 출력되는 구형파 d상 전압 신호를 설정된 시정수에 따라 적분시켜 해당하는 삼각파 d상 전압신호를 출력하는 제1적분부와; 상기 연산 수단에서 출력되는 구형파 q상 전압 신호를 설정된 시정수에 따라 적분시켜 해당하는 삼각파 q상 전압 신호를 출력하는 제2적분부로 이루어지는 것을 특징으로 하는 인버터 3상 전류의 d-q 변환장치.