KR100193789B1 - Serial data transmission circuit - Google Patents
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Abstract
본 발명은 무선통신시스템의 직렬데이타 전송회로에 관한 것으로, 특히 오버헤드(OVERHEAD)없이 인터럽트를 이용하여 연속적으로 데이터를 직렬 전송하는 직렬데이타 전송회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a serial data transmission circuit of a wireless communication system, and more particularly, to a serial data transmission circuit for serially transmitting data serially using interrupts without overhead.
본 발명은 데이터 전송을 위한 전송 클럭을 발생하는 전송클럭 발생부를 구비하며, 소정인터럽트 신호에 의해 송신데이터를 직렬 전송하는 직렬데이터 전송회로에 있어서, 전송할 데이터의 최초 바이트를 로드하기 위한 송신데이터 로드신호 및 그 다음 바이트를 인에이블하기 다음 바이트 인에이블 신호를 상기 송신데이터 로드신호와 동시 발생하고, 상기 다음 바이트 인에이블 신호와 소정 인터럽트 신호를 입력하여 상기 최초 로드된 바이트의 다음 바이트를 로드하기 위한 로드신호를 발생하는 CPU와, 전송하고자 병렬데이터를 입력한 후 상기 송신데이터 로드신호 및 상기 전송 클럭 발생부에서 발생한 전송 클럭을 입력하여 상기 전송 클럭의 라이징에지에서 순차적으로 쉬프트하여 상기 병렬데이타를 직렬데이터로 변환 출력하는 병직렬 변환수단과, 상기 전송데이터의 최초 바이트가 전송완료된 후 상기 CPU로부터 발생된 다음 바이트 인에이블 신호를 입력하여 상기 전송 클럭 발생부에서 발생한 전송 클럭의 반전된 클럭을 입력받아 인터럽트 신호를 발생하는 인터럽트 발생수단으로 구성한다.The present invention has a transmission clock generator for generating a transmission clock for data transmission, and has a transmission data load signal for loading the first byte of data to be transmitted in a serial data transmission circuit for serial transmission of transmission data by a predetermined interrupt signal. And enabling the next byte. A load for loading the next byte of the first loaded byte by generating a next byte enable signal simultaneously with the transmission data load signal and inputting the next byte enable signal and a predetermined interrupt signal. After inputting the CPU and the parallel data to be transmitted, the transmission data load signal and the transmission clock generated by the transmission clock generator are sequentially shifted at the rising edge of the transmission clock to serially convert the parallel data. To convert parallel output However, after the first byte of the transmission data is completed, the next byte enable signal generated from the CPU is input to receive an inverted clock of the transmission clock generated by the transmission clock generator to generate an interrupt signal. Configure.
Description
제1도는 본 발명에 따른 직렬데이타 전송회로도.1 is a serial data transmission circuit diagram according to the present invention.
제2도는 제1도의 각부 동작 파형도.2 is a waveform diagram of operating parts of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 전송클럭발생부 20 : CPU10: transmission clock generator 20: CPU
30 : 병직렬변환기 40 : 래치30: parallel serial converter 40: latch
50 : 인터럽트발생부50: interrupt generator
본 발명은 무선통신시스템의 직렬테이타 전송 회로에 관한 것으로, 특히 전송하고자 하는 데이터를 오버헤드(OVERHEAD)없이 인터럽트를 이용하여 연속적으로 직렬 전송하는 직렬데이타 전송회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a serial data transmission circuit of a wireless communication system, and more particularly, to a serial data transmission circuit for serially transmitting data to be transmitted using an interrupt without an overhead.
일반적으로 무선통신시스템의 직렬데이타 전송회로는 오버헤드(OVERHEAD)를 삽입하여 데이터를 송신하므로 수신시 오버헤드에 의해 데이터의 시작(Start bit)과 데이터의 끝(Stop bit)을 감지하여 데이트를 인식하였다.In general, the serial data transmission circuit of a wireless communication system transmits data by inserting an overhead (OVERHEAD), so the data is recognized by detecting the start bit and the stop bit of the data by the overhead upon reception. It was.
그러나 오버헤드 없이 순수하게 데이터만을 송신할 필요가 있을 때 일반적으로 직렬데이타 전송회로로는 이를 만족시킬 수가 없었다.However, when it is necessary to transmit data purely without overhead, serial data transmission circuits generally cannot satisfy this.
따라서 본 발명의 목적은 무선통신 시스템에서 오버헤드 없이 데이터를 직렬로 전송하는 직렬데이타 전송회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a serial data transmission circuit for serially transmitting data without overhead in a wireless communication system.
본 발명의 다른 목적은 무선통신시스템에서 CPU의 인터럽트를 이용하여 데이터를 직렬로 전송하는 직렬테이타 전송회로를 제공함에 있다.Another object of the present invention is to provide a serial data transmission circuit for serially transmitting data using an interrupt of a CPU in a wireless communication system.
본 발명의 또 다른 목적은 무선통신시스템에서 오버헤드 없이 데이터를 직렬로 전송하는 회로를 간단히 설계하여 비용을 절감하는 직렬데이타 전송회로를 제공함에 있다.Still another object of the present invention is to provide a serial data transmission circuit which reduces cost by simply designing a circuit for serially transmitting data without overhead in a wireless communication system.
상기한 목적을 달성하기 위한 본 발명은 데이터 전송을 위한 전송 클럭을 발생하는 전송클럭 발생부를 구비하며, 소정인터럽트 신호에 의해 송신데이터를 직렬 전송하는 직렬데이타 전송회로에 있어서, 전송할 데이터의 최초 바이트를 로드하기 위한 송신데이터 로드신호 및 그 다음 바이트를 인에이블하기 다음 바이트 인에이블 신호를 상기 송신데이터 로드신호와 동시 발생하고, 상기 다음 바이트 인에이블 신호와 소정 인터럽트 신호를 입력하여 상기 최초 로드된 바이트의 다음 바이트를 로드하기 위한 로드신호를 발생하는 CPU 와, 전송하고자 병렬데이타를 입력한 후 상기 송신데이타 로드신호 및 상기 전송 클럽 발생부에서 발생한 전송 클럭을 입력하여 상기 전송 클럭의 라이징에지에서 순차적으로 쉬프트하여 상기 병렬데이타를 직렬데이타로 변화 출력하는 병직렬 변환수단과, 상기 전송데이터의 최초 바이트가 전송완료된 후 상기 CPU로부터 발생된 다음 바이트 인에이블 신호를 입력하여 상기 전송 클럭 발생부에서 발생한 전송 클럭의 반전된 클럭을 입력받아 인터럽트 신호를 발생하는 인터럽트 발생수단으로 구성함을 특징으로 한다.In order to achieve the above object, the present invention includes a transmission clock generation unit for generating a transmission clock for data transmission, and in a serial data transmission circuit for serial transmission of transmission data by a predetermined interrupt signal, the first byte of data to be transmitted is determined. Enabling the transmit data load signal and the next byte for loading The next byte enable signal is generated simultaneously with the transmit data load signal, and the next byte enable signal and a predetermined interrupt signal are inputted to generate the first byte. The CPU generates a load signal for loading the next byte, inputs parallel data to be transmitted, and then inputs the transmission data load signal and the transmission clock generated by the transmission club generator to sequentially shift the rising edge of the transmission clock. Serial data to serial data A parallel serial conversion means for outputting a change and a next byte enable signal generated from the CPU after the first byte of the transmission data has been transferred, and receiving an inverted clock of the transmission clock generated by the transmission clock generator to receive an interrupt signal. Characterized in that it comprises an interrupt generating means for generating a.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 발명에 따른 직렬데이타 전송회로도로서,1 is a serial data transmission circuit diagram according to the present invention,
직렬데이타 전송을 위한 전송 클럭신호를 발생하는 전송클럭발생부(10)와, 소정의 인터럽트신호를 받아 송신데이타 로드신호(LOAD)와 다음 바이트 인에이블신호(Next-Byte-Enable)를 발생하는 CPU(20)와,A transmission clock generator 10 that generates a transmission clock signal for serial data transmission, and a CPU that receives a predetermined interrupt signal and generates a transmission data load signal LOAD and a next byte enable signal (Next-Byte-Enable). 20,
송신 병렬데이타를 입력하여 상기 CPU에서 발생된 송신데이타 로드신호(LOAD)에 의해 직렬데이타로 변환출력하는 병직렬변환기(30)와,A parallel and serial converter 30 which inputs transmission parallel data and converts and outputs the serial data by transmission data load signal LOAD generated in the CPU;
상기 병직렬변환기(30)에서 변환된 직렬데이타를 입력하여 상기 전송클럭발생부(10)에서 발생된 전송 클럭신호에 의해 래치시켜 데이터 유실을 보상하는 래치(40)와,A latch 40 for inputting the serial data converted by the parallel-serial converter 30 and latching it by the transmission clock signal generated by the transmission clock generator 10 to compensate for data loss;
상기 CPU(20)로부터 발생된 바이트 인에이블신호(Next-Byte-Enable) 받아 상기 전송클럭 발생부(10)로부터 발생된 전송클럭의 반전된 신호에 의해 인터럽트신호를 발생하는 인터럽트 발생부(50)로 구성되어 있다.Interrupt generation unit 50 for receiving the byte enable signal (Next-Byte-Enable) generated from the CPU 20 generates an interrupt signal by the inverted signal of the transmission clock generated from the transmission clock generator 10 Consists of
상기 구성중 인터럽트 발생부(50)는 리세트신호(RESET)와 다음 바이트 인에이블신호(Next-Byte-Enable)를 논리곱 출력하는 앤드게이트(51)와, 상기 전송클럭발생부(10)로부터 발생된 전송클럭신호를 반전시켜 출력하는 반전소자(52)와, 상기 반전소자(52)에서 반전된 전송클럭신호를 클럭단(CLK)으로 입력하고 상기 앤드게이트(51)에서 출력된 신호를 클리어단자(CLR)로 입력하여 인터럽트신호를 발생하는 카운터(53)로 구성되어 있다.In the configuration, the interrupt generator 50 includes an AND gate 51 for performing an AND operation on the reset signal RESET and the next byte enable signal Next-Byte-Enable, and from the transmission clock generator 10. The inverting element 52 which inverts the generated transmission clock signal and outputs the same, and the transmission clock signal inverted by the inverting element 52 is input to the clock terminal CLK, and the signal output from the AND gate 51 is cleared. The counter 53 is configured to generate an interrupt signal by inputting to the terminal CLR.
제2도는 제1도의 각부 동작파형도로서,2 is an operating waveform diagram of each part of FIG.
(2a)는 전송클럽발생기(10)의 출력파형도이고,2a is an output waveform diagram of the transmission club generator 10,
(2b)는 반전소자(52)의 출력 파형도이며,2b is an output waveform diagram of the inversion element 52,
(2c)는 CPU(20)의 송신데이터 로드신호의 파형도이고,(2c) is a waveform diagram of the transmission data load signal of the CPU 20,
(2d)는 병직렬변환기(30)의 출력파형도이며,(2d) is an output waveform diagram of the parallel-line converter 30,
(2e)는 래치(40)의 출력파형도이고,2e is an output waveform diagram of the latch 40,
(2f)는 CPU(20)의 다음 바이트 인에이블신호의 파형도이며,2f is a waveform diagram of the next byte enable signal of the CPU 20,
(2g)는 카운터(53)의 출력인 인터럽트신호의 파형도이다.(2g) is a waveform diagram of an interrupt signal that is an output of the counter 53.
상술한 구성에 의거 본 발명의 바람직한 실시예를 제1-제2도를 참조하여 상세히 설명한다.Based on the above configuration, a preferred embodiment of the present invention will be described in detail with reference to FIGS.
전송클럭발생부(10)에서는 제2도(2a)와 같은 전송클럭신호를 발생하여 병직렬변환기(30)의 클럭단(CLK)으로 인가하는 동시에 인버터(52)를 통해 반전시켜 카운터(53)의 클럭단(CLK)으로 인가한다. 또한 CPU(20)는 전송데이타의 첫 번째 바이트를 로드하기 위한 로드(LOAD)신호를 발생하여 병직렬변환기(30)의 로드단(LD)으로 인가하는 동시에 앤드게이트(51)의 한 단자로 인가한다. 이때 데이터 입력단(A-H)를 통해 병렬데이타를 입력하는 상기 병직렬변환기(30)는 제2도(2c)와 같은 로드신호(LOAD)의 로우상태에서 하이상태로 되는 시점에서 D0부터 로드시켜 제2도(2a)와 같은 전송클럭의 라이징에지에서 순차적으로 쉬프트하여 제2도(2d)와 같이 D0-D8까지 직렬데이타로 변환하여 출력단(QH)을 통해 출력한다.The transmission clock generator 10 generates a transmission clock signal as shown in FIG. 2A and applies it to the clock terminal CLK of the parallel-to-serial converter 30 and inverts it through the inverter 52 to counter 53. Is applied to the clock stage CLK. In addition, the CPU 20 generates a load signal for loading the first byte of the transmission data and applies the load signal to the load terminal LD of the parallel-to-serial converter 30 and to one terminal of the AND gate 51. do. At this time, the parallel-to-parallel converter 30 for inputting parallel data through the data input terminal AH is loaded from D0 when the low state of the load signal LOAD, as shown in FIG. 2a is sequentially shifted at the rising edge of the transmission clock and converted into serial data up to D0-D8 as shown in FIG. 2d and output through the output terminal Q H.
상기 병직렬변환기(30)의 출력단(QH)을 통해 출력된 데이터 데이터단(D)으로 입력하는 래치(40)는 상기 전송클럭발생부(10)에서 발생된 제2도(2a)와 같는 클럭신호에 의해 제2도(2e)와 같이 래치시켜 출력한다. 그리고 리세트(RESET)신호 또는 다음 바이트 인에이블신호(Next-Byte-Enable)신호를 각각 입력하는 앤드게이트(51)는 논리곱하여 제2도(2f)와 같은 신호를 출력하여 카운터(53)의 클리어단(CLR)으로 인가한다. 이때 상기 카운터(530는 상기 제2도(2f)와 같은 신호의 로우상태에서 클리어된 후 하이상태로 되는 시점에서 상기 반전소자(52)에서 반전된 클럭신호에 의해 카운팅하여 출력단(QH)으로 제2도(2g)와 같은 인터럽드신호를 출력한다. 상기 카운터(53)의 출력단(QH)으로 출력된 인터럽트신호를 인터럽트단자(INT)입력하는 CPU(20)는 두번째 바이트 전송데이타를 로드하기 위한 로드신호(LOAD)를 발생하여 상기 병직렬변환기(20)의 로드단(LD)으로 인가하며, 데이터 전송이 종료될 때까지 전술한 동작을 반복한다. 그리고 상기 래치(40)는 전송데이타의 마지막 비트(D7)가 전부 전송되기 이전에 다음 바이트 데이터가 로드되지 않도록하여 전송 데이터의 유실을 방지하기 위해 사용되었다.The latch 40 input to the data data terminal D output through the output terminal Q H of the parallel-serial converter 30 is the same as the second diagram 2a generated by the transmission clock generator 10. The clock signal is latched and output as shown in FIG. 2E. The AND gate 51 for inputting a reset signal or a next-byte-enable signal, respectively, is logically multiplied to output a signal as shown in FIG. It is applied to the clear stage (CLR). At this time, as the counter (530 is the second degree (2f) After the clear in the low state with the same signal and the counting by the clock signal inverted at the inverting element 52 at the time of the high state output terminal (Q H) The interrupt signal shown in Fig. 2g is outputted as shown in Fig. 2. The CPU 20 which inputs the interrupt signal INT to the interrupt signal outputted to the output terminal Q H of the counter 53 loads the second byte transfer data. The load signal LOAD is generated to be applied to the load terminal LD of the parallel-to-serial converter 20, and the above-described operation is repeated until the data transfer is completed, and the latch 40 transmits data. It was used to prevent the loss of the transmitted data by preventing the next byte data from being loaded before the last bit (D7) of all is transmitted.
상술한 바와 같이 본 발명은 무선통신시스템에서 오버헤드없이 인터럽트를 이용하여 연속적으로 직렬로 데이터를 전송하여 하드웨어적으로 회로를 간소화함으로써 비용을 절감할 수 있고 또한 데이터를 정확하게 전송할 수 있는 이점이 있다.As described above, the present invention has the advantage of reducing the cost and precisely transmitting the data by simplifying the circuit in hardware by continuously transmitting data serially using interrupts in the wireless communication system without overhead.
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