KR100248722B1 - Pcm data processing equipment of heterogeneous sender-receiver clock - Google Patents

Pcm data processing equipment of heterogeneous sender-receiver clock Download PDF

Info

Publication number
KR100248722B1
KR100248722B1 KR1019950036600A KR19950036600A KR100248722B1 KR 100248722 B1 KR100248722 B1 KR 100248722B1 KR 1019950036600 A KR1019950036600 A KR 1019950036600A KR 19950036600 A KR19950036600 A KR 19950036600A KR 100248722 B1 KR100248722 B1 KR 100248722B1
Authority
KR
South Korea
Prior art keywords
data
signal
flip
clock
flop
Prior art date
Application number
KR1019950036600A
Other languages
Korean (ko)
Other versions
KR970022648A (en
Inventor
배광환
Original Assignee
서평원
엘지정보통신주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서평원, 엘지정보통신주식회사 filed Critical 서평원
Priority to KR1019950036600A priority Critical patent/KR100248722B1/en
Publication of KR970022648A publication Critical patent/KR970022648A/en
Application granted granted Critical
Publication of KR100248722B1 publication Critical patent/KR100248722B1/en

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors

Abstract

본 발명은 소정의 수신 클록(RXCLK)에 따라 직렬변환 데이터를 제공받아 제1데이터(RXDO)와 상기 제1데이터(RXDO)를 시프트시킨 제2데이터(RXD1)를 생성하는 액세스 데이터발생부(10)와, 상기 액세스 데이터발생부(10)에서 생성된 제1및 제2데이터 중 어느 하나를 선택하는 데이터 선택부(20), 및 상기 데이터 선택부(20)에서 선택된 데이터를 병렬로 변환하여 최종적으로 송신하는 데이터 송신부(30)를 구비함으로써, 각기 서로 다른 송,수신 클록을 외부로부터 입력받아 동시에 사용하는 회로에서 데이터의 천이 구간에서 발생할 수 있는 손실을 방지할 수 있는 이종 송수신 클록의 피씨엠(PCM) 데이터 처리장치를 제공한다.According to an embodiment of the present invention, an access data generator 10 receives serial conversion data according to a predetermined reception clock RXCLK and generates second data RXD1 obtained by shifting first data RXDO and the first data RXDO. ), A data selector 20 for selecting any one of the first and second data generated by the access data generator 10, and the data selected by the data selector 20 in parallel to convert the final data. By providing a data transmission unit 30 for transmitting to the PC, the transmission and reception clock of the heterogeneous transmission and reception clock that can prevent the loss that can occur in the transition period of the data in the circuit that receives the different transmission and reception from the outside at the same time ( PCM) provides a data processing apparatus.

Description

이종 송수신 클록의 피씨엠 데이터 처리장치PCM data processing device of heterogeneous transmit / receive clock

본 발명은 피씨엠(PCM) 64K 병렬데이터의 천이 구간에서 데이터를 액세스하는 회로에 관한 것으로 특히, 송신클록과 수신클록을 서로 다른 클록 공급원에서 제공되는 경우에 적당한 이종 송수신 클록의 피시엠 데이터 처리장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for accessing data in a transition period of PCM 64K parallel data. In particular, a PCM data processing apparatus for heterogeneous transmission / reception clocks suitable for a case where a transmission clock and a reception clock are provided from different clock sources. It is about.

일반적으로, 종래의 병렬데이터 처리장치에서는 피씨엠 64K 병렬데이터의 천이 구간에서 데이터를 읽었을 때, 클록 동기가 불안정함에 따라 전혀 다른 데이터 값을 가지게 되는 경우가 종종 발생된다.In general, in the conventional parallel data processing apparatus, when the data is read in the transition period of the PCM 64K parallel data, the clock synchronization is unstable and often has a completely different data value.

더욱이, 송신클록과 수신클록을 서로 다른 클록 공급원에서 제공되는 경우에는 에러 발생의 빈도가 상당히 높아 시스템의 성능 및 신뢰성이 저하되는 문제점이 있었다.In addition, when the transmission clock and the reception clock are provided from different clock sources, there is a problem that the frequency of error occurrence is considerably high, which degrades the performance and reliability of the system.

따라서, 본 발명의 목적은 송신클록과 수신클록의 서로 다른 클록을 공급받아 동시에 사용하는 회로에 있어 데이터 천이 구간에서 발생하는 에러 손실을 방지할 수 있는 이종 송수신 클록의 피씨엠 데이터 처리장치를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a PCM data processing apparatus for heterogeneous transmission / reception clocks capable of preventing error loss occurring in a data transition period in a circuit using different clocks of a transmission clock and a reception clock. There is.

상기 목적을 달성하기 위한 본 발명의 기술적 수단은, 소정의 수신 클록 (RXCLK)에 따라 직렬변환 데이터를 제공받아 제1데이터(RXDO)와 상기 제1데이터(RXDO)를 시프트시킨 제2데이터(RXD1)를 생성하는 액세스 데이터발생부 (10)와, 상기 액세스 데이터발생부(10)에서 생성된 제1및 제2데이터 중 어느 하나를 선택하는 데이터 선택부(20), 및 상기 데이터 선택부(20)에서 선택된 데이터를 병렬로 변환하여 최종적으로 송신하는 데이터 송신부(30)를 구비한 것을 특징으로 한다.The technical means of the present invention for achieving the above object is, by receiving the serial conversion data in accordance with a predetermined reception clock (RXCLK), the second data (RXD1) to shift the first data (RXDO) and the first data (RXDO) ) An access data generator (10) for generating the data, a data selector (20) for selecting any one of the first and second data generated by the access data generator (10), and the data selector (20). It is characterized in that it comprises a data transmission unit 30 for converting the data selected in the parallel to the final transmission.

제1도는 본 발명에 의한 피씨엠(PCM) 64K 병렬데이터 처리 장치를 나타낸 블록 회로도이고.1 is a block circuit diagram showing a PCM (PCM) 64K parallel data processing apparatus according to the present invention.

제2도는 제1도에 도시된 멀티플렉서의 단위 구성을 나타낸 예시도이고.2 is an exemplary diagram showing a unit configuration of the multiplexer shown in FIG.

제3도는 제1도의 각종 입출력 신호의 동작을 나타낸 타이밍도이다.3 is a timing diagram showing the operation of various input / output signals of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 액세스 데이터발생부 20 : 데이터 선택부10: access data generator 20: data selector

30 : 데이터 송신부 DF : 디플립플롭30: data transmitter DF: flip-flop

MUX : 멀티플렉서MUX: Multiplexer

이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 살펴보고자 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

제1도는 본 발명에 의한 피씨엠 병렬데이터 처리장치를 나타낸 구성도로서, 이에 도시되어 있는 바와 같이 병렬데이터를 소정의 수신 클록으로 읽어서 최초에 읽어들인 데이터(RXDO)와 상기 데이터(RXDO)를 소정비트 시프트(Shift)시켜 생성시킨 데이터 (RXD1)를 만드는 액세스 데이터발생부(10)와, 상기 액세스 데이터발생부(10)에서 만들어지는 두 형태의 데이터 중 어느 하나를 선택하는 데이터 선택부(20)와, 상기 데이터 선택부(20)에서 선택된 데이터를 최종적으로 송신하는 데이터 송신부(30)로 구성된다.FIG. 1 is a block diagram showing a PCM parallel data processing apparatus according to the present invention. As shown in FIG. 1, the data RXDO and the data RXDO first read by reading a parallel data with a predetermined reception clock are illustrated. An access data generator 10 for generating data RXD1 generated by bit shifting, and a data selector 20 for selecting any one of two types of data generated by the access data generator 10; And a data transmitter 30 for finally transmitting the data selected by the data selector 20.

상기한 액세스 데이터발생부(10)는 입력되는 병렬신호를 직렬신호로 변환하는 병/직렬 변환부(11)와, 수신클록(RXCLK)을 입력받아 반전시켜 출력하는 제1인버터 (INV1)와, 데이터 입력단에 입력되는 상기 병/직렬 변환부(11)의 출력신호를 상기 제 1인버터(INV1)의 출력신호를 동기신호로 하여 입력받아 출력하는 제1D플립플롭 (DF1)과, 데이터 입력단에 입력되는 상기 제1D플립플롭(DF1)의 출력신호를 상기 제 1인버터(INV1)의 출력신호를 동기신호로 하여 입력받아 출력하는 제2D플립플롭 (DF2)으로 구성된다.The access data generator 10 includes a parallel / serial converter 11 for converting an input parallel signal into a serial signal, a first inverter INV1 for receiving and inverting and receiving a reception clock RXCLK; 1D flip-flop DF1 for receiving and outputting the output signal of the parallel / serial converter 11 input to the data input terminal as the output signal of the first inverter INV1 as a synchronization signal, and the data input terminal to the data input terminal. And a second D flip-flop DF2 that receives and outputs an output signal of the first D flip-flop DF1 using the output signal of the first inverter INV1 as a synchronization signal.

또한, 상기 데이터 선택부(20)는 상기 제1D플립플롭(DF1)의 출력신호를 제1및 제2데이터 입력단에 인가받고 제1제어신호에 따라 선택적으로 출력하는 제1멀티플렉서(MUX1)와, 송신클록(TXCLK)의 반전신호를 동기신호로 입력받아 데이터 입력단에 입력되는 신호를 출력하여 상기 제1멀티플렉서(MUX1)에 제1제어신호로 인가하는 제3D플립플롭(DF3)과, 상기 제3D플립플롭(DF3)의 출력신호와 수신클록(RXFCK)을 제1및 제2데이터 입력단에 인가받고 제2제어신호에 따라 선택적으로 출력하는 제 2멀티플렉서(MUX2)와, 로딩신호 입력시 설정된 초기값으로부터 상기 송신클록(TXCLK)의 반전신호를 동기신호로 사용하여 카운트하는 카운터(C)와, 상기 카운터(C)에서 발생되는 캐리신호와 송신클록(TXFCK)을 입력받아 부정 논리합하여 상기 카운터(C)의 로딩신호로 인가하는 노어게이트(NOR)로 구성된다.In addition, the data selector 20 may include a first multiplexer MUX1 configured to receive an output signal of the first D flip-flop DF1 to first and second data input terminals and selectively output the first and second data signals according to a first control signal; A third 3D flip-flop DF3 for receiving the inverted signal of the transmission clock TXCLK as a synchronization signal and outputting a signal input to the data input terminal and applying it as a first control signal to the first multiplexer MUX1; A second multiplexer MUX2 configured to receive an output signal of the flip-flop DF3 and a reception clock RXFCK to the first and second data input terminals and selectively output the second output signal according to the second control signal; A counter C which counts using the inverted signal of the transmission clock TXCLK as a synchronization signal, and a carry signal and the transmission clock TXFCK generated by the counter C. NORGATE applied as a loading signal of NOR).

이때, 상기 카운터(C)에서 발생되는 캐리신호는 상기 제2멀티플렉서(MUX2)의 제2제어신호로 사용된다.In this case, the carry signal generated by the counter C is used as a second control signal of the second multiplexer MUX2.

또한, 상기 데이터 송신부(30)는 상기 카운터(C)에서 발생되는 캐리신호를 제어신호로 하여 제2데이터 입력단에 입력되는 제1멀티플렉서(MUX1)의 출력신호와 제1데이터 입력단에 입력되는 신호를 선택하여 출력하는 제3멀티플렉서(MUX3)와, 상기 제3멀티플렉서(MUX3)의 출력신호를 동기신호로 사용하여 데이터 입력단에 입력되는 송신클록(TXCLK)의 반전신호를 출력하여 상기 제3멀티플렉서(MUX3)의 제1데이터 입력단에 입력시키는 제4D플립플롭(DF4)과, 상기 송신클록(TXCLK)을 입력받아 반전시켜 상기 제3D플립플롭(DF3)과 카운터(C)의 동기신호로 제공하고 상기 제4D플립플롭(DF4)의 데이터 입력단에 인가하는 제2인버터(INV2)와, 상기 제4D플립플롭(DF4)의 출력 데이터를 병렬형태로 변환하는 직/병렬 변환부(31)로 구성된다.In addition, the data transmitter 30 uses the carry signal generated by the counter C as a control signal to output an output signal of the first multiplexer MUX1 input to the second data input terminal and a signal input to the first data input terminal. The inverted signal of the transmission clock TXCLK input to the data input terminal is output by using the third multiplexer MUX3 to select and output the output signal of the third multiplexer MUX3 as a synchronization signal to output the inverted signal of the third multiplexer MUX3. 4D flip-flop (DF4) and the transmission clock (TXCLK) to be input to the first data input terminal of the) and inverted to provide as a synchronization signal of the 3D flip-flop (DF3) and the counter (C) And a second inverter INV2 applied to the data input terminal of the 4D flip-flop DF4, and a serial / parallel converter 31 for converting the output data of the 4D flip-flop DF4 into a parallel form.

또한, 상기 제1내지 제3멀티플렉서(MUX1~3)는 각각 첨부한 제2도에 도시되어 있는 바와 같이, 제2데이터 입력(B)과 선택신호(S)를 논리곱하여 출력하는 제1앤드게이트(AND1)와, 상기 선택신호(S)의 반전신호와 제1데이터 입력(A)을 논리곱 동작하여 출력하는 제2앤드게이트(AND2)와, 상기 제1및 제2앤드게이트(AND1, AND2)의 출력신호를 논리합하여 출력하는 오아게이트(OR)로 구성되어 있다.In addition, the first to third multiplexers MUX1 to 3 may respectively output the first and gates of the second data input B and the selection signal S, as shown in the accompanying drawings. (AND1), a second AND gate (AND2) for performing an AND operation on the inverted signal of the selection signal (S) and the first data input (A), and the first and second and gate (AND1, AND2) It consists of an OR gate OR for outputting the OR signal.

이와 같이 구성된 본 발명의 작용 및 효과를 설명하면 다음과 같다.Referring to the operation and effects of the present invention configured as described above are as follows.

병/직렬 변환부(11)에서 수신되는 병렬신호를 직렬신호(RXD 7:0)로 변환하여 출력하면, 제1D플립플롭(DF1)은 반전된 수신클록(RXCLK)에 동기되어 데이터를 읽어들인다.When the parallel signal received by the parallel / serial converter 11 is converted into a serial signal RXD 7: 0 and outputted, the first D flip-flop DF1 reads data in synchronization with the inverted reception clock RXCLK. .

또한, 상기 동작으로 읽어들인 데이터(RXD0)는 다시 제2D플립플롭(DF2)에 의하여 수신클록(RXCLK)의 1클록 간격에 대응한 시프트 데이터(RXD)가 생성딘다.In addition, shift data RXD corresponding to one clock interval of the reception clock RXCLK is again generated by the second RD flop DF2.

이때, 수신프레임 클록(RXFCK)이 '하이' 상태인 구간에서 새로운 바이트 (TXD7:0)가 송신되고자 할 때, 송신클록과 수신클록이 서로 다른 위상을 가지기 때문에 수신클록으로 한 번 읽은 데이터(RXDO)를 그대로 송신단에 넘겨주면 데이터 (RXDO)가 송신되는 구간에서 TXCLKN으로 데이터를 읽는 제4D플립플롭(DF4)의 출력(TXD 7:0)이 상기 데이터(RXDO)와 전혀 다른 값을 가질 수 있다.At this time, when a new byte (TXD7: 0) is to be transmitted in a section in which the reception frame clock (RXFCK) is in a 'high' state, the data read once as the reception clock (RXDO) because the transmission clock and the reception clock have different phases. ) Is passed to the transmitter as it is, the output (TXD 7: 0) of the 4D flip-flop (DF4) that reads the data to the TXCLKN in the interval where the data (RXDO) is transmitted may have a completely different value than the data (RXDO). .

따라서, 카운터(C)에서 64K 송신데이터의 마직막 비트임을 알리는 캐리신호 (RCO)가 '하이'가 되면 제2멀티플렉서(MUX2)가 RXFCK를 선택하여 상기 RXFCK가 '로우'가 되는 구간에서는 제2멀티플렉서(MUX2)와 제3D 플립플롭(DF3)의 출력이 모두 '로우'가 되어서 RXDO가 제1멀티플렉서(MUX1)로 출력이 되며, 제3도의 타이밍도에 도시되어 있는 경우 1과 같이 TXD로는 RXDO값이 출력된다.Therefore, when the carry signal RCO indicating that the last bit of the 64K transmission data is 'high' in the counter C, the second multiplexer selects the RXFCK by the second multiplexer MUX2 so that the RXFCK becomes 'low'. When the outputs of the MUX2 and the 3D flip-flop DF3 are both 'low' and the RXDO is output to the first multiplexer MUX1, the RXDO value is represented by TXD as shown in FIG. 1 when the timing diagram of FIG. Is output.

만약, RXFCK가 '하이'인 구간에서 제3D플립플롭(DF3)의 클록공급원 TXCLKN의 상승에지가 존재하면 제3D플립플롭(DF3)의 출력이 '하이'가 되어서 제1멀티플렉서(MUX1)는 RXD1을 선택하게 되고, 그에 따라 제4D플립플롭(DF4)의 출력은 제3도의 타이밍도에 도시되어 있는 경우 2와 3과 같이 RXD1이 된다.If the rising edge of the clock supply TXCLKN of the 3D flip-flop DF3 is present in the section where the RXFCK is 'high', the output of the 3D flip-flop DF3 becomes 'high', so that the first multiplexer MUX1 is RXD1. Is selected so that the output of the 4D flip-flop DF4 becomes RXD1 as shown in 2 and 3 when shown in the timing diagram of FIG.

또한, 제3멀티플렉서(MUX3)는 카운터(C)의 캐리신호(RCO)가 '하이'인 구간에서 제1멀티플렉서(MUX1)의 출력을 선택하고 '로우'인 구간에서는 제4D플립플롭 (DF4)의 출력을 되돌려 받아서 바이트 단위로 데이터를 래치시켜 주는 역할을 한다.Also, the third multiplexer MUX3 selects the output of the first multiplexer MUX1 in a section in which the carry signal RCO of the counter C is 'high', and in the section 'low', the fourth D flip-flop DF4. It returns the output of and latches the data in bytes.

또한, 제1멀티플렉서(MUX1)와 제2멀티플렉서(MUX2) 및 제3멀티플렉서 (MUX3)는 도 2에 도시되어 있는 바와 같이, 제어신호(S)가 '하이'일 경우에 제2데이터 입력단에 입력되는 신호(B)가 출력된다.In addition, the first multiplexer MUX1, the second multiplexer MUX2, and the third multiplexer MUX3 are input to the second data input terminal when the control signal S is 'high', as shown in FIG. 2. The signal B is outputted.

따라서, 본 발명에서는 각기 서로 다른 송,수신 클록을 외부로부터 입력받아 동시에 사용하는 회로에서 데이터의 천이 구간에서 발생할 수 있는 손실을 방지할 수 있는 효과가 있다.Therefore, in the present invention, there is an effect of preventing a loss that may occur in a transition period of data in a circuit that simultaneously receives different transmission and reception clocks from the outside and simultaneously uses them.

Claims (6)

소정의 수신 클록(RXCLK)에 따라 직렬변환 데이터를 제공받아 제1데이터 (RXDO)와 상기 제1데이터(RXDO)를 시프트시킨 제2데이터(RXD1)를 생성하는 액세스 데이터발생부(10); 상기 액세스 데이터발생부(10)에서 생성된 제1및 제2데이터 중 어느 하나를 선택하는 데이터 선택부(20); 및 상기 데이터 선택부(20)에서 선택된 데이터를 병렬로 변환하여 최종적으로 송신하는 데이터 송신부(30)를 구비한 것을 특징으로 하는 이종 송수신 클록의 피씨엠 데이터 처리장치.An access data generator (10) for receiving serial conversion data according to a predetermined reception clock (RXCLK) and generating second data (RXD1) shifted from the first data (RXDO) and the first data (RXDO); A data selector 20 for selecting any one of the first and second data generated by the access data generator 10; And a data transmission unit (30) for converting the data selected by the data selection unit (20) in parallel and finally transmitting the parallel transmission / reception clock. 제 1항에 있어서, 상기 액세스 데이터발생부는, 병렬 데이터를 직렬 데이터로 변환하는 병/직렬 변환부(11); 수신클록(RXCLK)을 반전시키는 제1인버터(INV1); 상기 제1인버터의 출력 클록에 따라 상기 병/직렬 변환부에서 출력되는 데이터를 제공받아 래치하는 제1D플립플롭(DF1); 및 상기 제1인버터의 출력 클록에 따라 상기 제1D플립플롭에서 출력되는 데이터를 제공받아 래치하는 제2D플립플롭(DF2)으로 구성된 것을 특징으로 하는 이종 송수신 클록의 피씨엠 데이터 처리장치.2. The apparatus of claim 1, wherein the access data generator comprises: a parallel / serial converter (11) for converting parallel data into serial data; A first inverter INV1 for inverting the reception clock RXCLK; A first flip-flop (DF1) for receiving and latching data output from the parallel / serial converter according to the output clock of the first inverter; And a second D flip-flop (DF2) for receiving and latching data output from the first D flip-flop according to the output clock of the first inverter. 제 1항에 있어서, 상기 데이터 선택부는, 상기 제1D플립플롭(DF1)과 제2D플립플롭으로부터 출력되는 신호를 각각 제공받아 제1제어신호에 따라 선택적으로 출력하는 제1멀티플렉서(MUX1); 소정의 반전 송신클록(TXCLK)에 따라 제1제어신호를 생성하여 상기 제1멀티플렉서(MUX1)로 공급하는 제3D플립폴롭(DF3); 상기 제3D플립플롭의 제1제어신호와 소정의 수신플레임클록(RXFCK)을 각각 제공받아 제2제어신호에 따라 선택적으로 출력하는 제2멀티플렉서(MUX2); 로딩신호 입력시 설정된 초기값으로부터 상기 송신클록(TXCLK)의 반전신호를 동기신호로 사용하여 카운트하는 카운터(C); 및 상기 카운터(C)에서 발생되는 캐리신호와 소정의 전송프레임클록(TXFCK)을 제공받아 논리 연산한 후 상기 카운터(C)의 로딩신호로 인가하는 노어게이트(NOR)로 구성된 것을 특징으로 하는 이종 송수신 클록의 피씨엠 데이터 처리장치.2. The apparatus of claim 1, wherein the data selector comprises: a first multiplexer (MUX1) for receiving a signal output from the first D flip-flop (DF1) and the second D flip-flop, and selectively outputting the signals according to a first control signal; A third 3D flip-flop DF3 for generating a first control signal according to a predetermined inversion transmission clock TXCLK and supplying the first control signal to the first multiplexer MUX1; A second multiplexer (MUX2) receiving the first control signal of the 3D flip-flop and a predetermined reception frame clock (RXFCK), respectively and selectively outputting the second control signal according to a second control signal; A counter (C) for counting using an inverted signal of the transmission clock TXCLK as a synchronization signal from an initial value set when a loading signal is input; And a NOR gate (NOR) configured to receive a carry signal generated from the counter C and a predetermined transmission frame clock TXFCK and perform a logical operation and apply it as a loading signal of the counter C. PCM data processing device of the transmission and reception clock. 제3항에 있어서, 상기 카운터에서 발생되는 캐리신호는, 상기 제2멀티플렉서의 제2제어신호로 사용되는 것을 특징으로 하는 이종 송수신 클록의 피씨엠 데이터 처리장치.The apparatus of claim 3, wherein the carry signal generated by the counter is used as a second control signal of the second multiplexer. 제1항에 있어서, 상기 데이터 송신부는, 상기 제1멀티플렉서의 출력신호와 소정의 피드백된 신호를 각각 제공받아 상기 카운터에서 발생되는 캐리신호에 따라 선택적으로 출력하는 제3멀티플렉서 (MUX3); 상기 제3멀티플렉서의 출력신호를 동기신호로 사용하여 소정의 반전 송신클록 (TXCLKN)을 직렬 출력하는 제4D플립플롭(DF4); 소정의 송신클록(TXCLK)을 반전시켜 상기 제3및 제 4D플립플롭과 카운터로 각각 동기신호를 제공하는 제2인버터(INV2); 및 상기 제4D플립플롭(DF4)의 출력 데이터를 병렬로 변환하여 출력하는 직/병렬 변환부(31)로 구성된 것을 특징으로 하는 이종 송수신 클록의 피씨엠 데이터 처리장치.The data transmission unit of claim 1, wherein the data transmission unit comprises: a third multiplexer (MUX3) receiving the output signal of the first multiplexer and a predetermined feedback signal and selectively outputting the received signal according to a carry signal generated at the counter; A fourth 4D flip-flop DF4 for serially outputting a predetermined inverted transmission clock TXCLKN using the output signal of the third multiplexer as a synchronization signal; A second inverter (INV2) for inverting a predetermined transmission clock TXCLK to provide a synchronization signal to the third and fourth D flip-flops and a counter, respectively; And a serial / parallel converter (31) converting the output data of the 4D flip-flop (DF4) in parallel and outputting the same. 제3항 또는 제 5항에 있어서, 상기 제1내지 제3멀티플렉서의 각각은, 제2데이터(B)과 선택신호(S)를 논리 연산하여 제1앤드게이트(AND1); 상기 선택신호(S)의 반전신호와 제1데이터(A)를 논리 연산하는 제2앤드게이트(AND2); 및 상기 제1및 제2앤드게이트의 출력신호를 논리 연산하는 오아게이트(OR)로 구성된 것을 특징으로 하는 이종 송수신 클록의 피씨엠 데이터 처리장치.6. The apparatus of claim 3 or 5, wherein each of the first to third multiplexers comprises: a first AND gate (AND1) by performing a logical operation on the second data (B) and the selection signal (S); A second and gate AND2 for performing a logical operation on the inverted signal of the selection signal S and the first data A; And an OR gate (OR) for logically calculating the output signals of the first and second end gates.
KR1019950036600A 1995-10-23 1995-10-23 Pcm data processing equipment of heterogeneous sender-receiver clock KR100248722B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950036600A KR100248722B1 (en) 1995-10-23 1995-10-23 Pcm data processing equipment of heterogeneous sender-receiver clock

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950036600A KR100248722B1 (en) 1995-10-23 1995-10-23 Pcm data processing equipment of heterogeneous sender-receiver clock

Publications (2)

Publication Number Publication Date
KR970022648A KR970022648A (en) 1997-05-30
KR100248722B1 true KR100248722B1 (en) 2000-03-15

Family

ID=19430932

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950036600A KR100248722B1 (en) 1995-10-23 1995-10-23 Pcm data processing equipment of heterogeneous sender-receiver clock

Country Status (1)

Country Link
KR (1) KR100248722B1 (en)

Also Published As

Publication number Publication date
KR970022648A (en) 1997-05-30

Similar Documents

Publication Publication Date Title
US5107264A (en) Digital frequency multiplication and data serialization circuits
US3967062A (en) Method and apparatus for encoding data and clock information in a self-clocking data stream
US6184808B1 (en) Parallel-to-parallel converter including common multiple register
KR0177733B1 (en) Clock sync. circuit of data transmitter
KR100434497B1 (en) Speed negotiation device and method
US4740998A (en) Clock recovery circuit and method
KR960025082A (en) Data transmission device
EP0597583B1 (en) Serial bus between integrated circuits
KR100248722B1 (en) Pcm data processing equipment of heterogeneous sender-receiver clock
US4606056A (en) Method of encoding and serially transmitting self-clocking data and control characters
CN111969981B (en) Clock generation circuit and random number generation circuit
JPH11509658A (en) Extended chip select reset device and method
US6049571A (en) Encoding circuit with a function of zero continuous-suppression in a data transmission system
KR0122879Y1 (en) Cascade data transmission device
JP2752654B2 (en) Data transmission method of scrambled code
KR100785286B1 (en) Conversion circuit for interface of Synchronous transmission
KR0146326B1 (en) Interface circuit for matching full electronic switch process matching board and personal computer
KR100211333B1 (en) Adjustment synchronization device of digital voice signal
KR200155943Y1 (en) Zero insertion and deletion apparatus in hdlc
KR100213256B1 (en) 5 bit and 16 bit cyclic redundancy check circuit
KR19990027046A (en) Synchronous serial interface
KR100333717B1 (en) Clock generator using edge detection of input signal
KR200245724Y1 (en) A unit of abstracting 8K clock signal from a 64K clock signal
KR910009093B1 (en) Coded mark inversion coding circuit
RU2045816C1 (en) Device for generation of test text

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111110

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee