KR0169326B1 - Data converting circuit - Google Patents
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Abstract
이 발명은 병렬데이타를 직렬데이타로 변환하여 전송할 경우에 데이타 전송효율을 극대화시키기 위한 것으로, 종래의 데이타 변환회로에서 직렬데이타 전송시에는 중앙처리장치로부터 병렬데이타가 발생되어도 이를 전송할 수 없던 점을 극복하기 위하여 종래의 데이타 변환회로에 직렬데이타 전송에 필요한 시간간격과 병렬데이타 전송신호의 시간간격을 비교하는 시간간격 비교수단과, 상기 시간간격 비교수단의 비교결과에 따라 직렬 데이타 전송도중에 발생되는 병렬데이타 전송신호를 계수화하여 계수화된 병렬데이타 전송신호의 반복횟수에 해당하는 만큼의 클럭을 발생시키는 전송신호 계수수단과, 상기 전송신호 계수수단의 출력에 따라 병렬 전송신호 개수와 직렬데이타 전송신호의 개수를 비교하여 상기 전송신호 계수수단의 클럭발생을 종료시키는 신호갯수 비교수단을 구비시켜 직렬데이타 전송중에도 중앙처리장치로부터의 병렬데이타를 전송할 수 있게 함으로써 중앙처리장치 및 데이타 전송효율을 극대화한 것이다.The present invention is to maximize the data transfer efficiency when converting parallel data to serial data and transmitting the data. In the conventional data conversion circuit, when serial data is transmitted, the data cannot be transmitted even if parallel data is generated from the central processing unit. For this purpose, time interval comparison means for comparing the time interval required for serial data transmission to the conventional data conversion circuit and the time interval of the parallel data transmission signal, and parallel data generated during serial data transmission according to the comparison result of the time interval comparison means. Transmission signal counting means for digitizing the transmission signal and generating a clock corresponding to the repetition number of the digitized parallel data transmission signal, and the number of parallel transmission signal and serial data transmission signal according to the output of the transmission signal counting means. Clock generation of the transmission signal counting means by comparing the number By having a number of signal comparing means to terminate by making it even during serial data transmission to transfer the parallel data from the central processing unit is a central processing unit and to maximize data transmission efficiency.
Description
제1도는 종래의 데이타 변환회로도.1 is a conventional data conversion circuit diagram.
제2도는 제1도 각부의 파형도.2 is a waveform diagram of each part of FIG.
제3도는 이 발명에 따른 데이타 변환회로도의 일실시예도.3 is an embodiment of a data conversion circuit diagram according to the present invention.
제4도는 제3도 각부의 파형도.4 is a waveform diagram of each part of FIG.
제5도는 이 발명의 응용회로도이다.5 is an application circuit diagram of the present invention.
이 발명은 중앙처리장치(CPU)로부터 병렬데이타를 수신하여 직렬데이타로 변환하여 전송하는 데이타 변환회로에 관한 것으로서, 더욱 상세하게는 주변 입출력장치가 직렬데이타 전송중에도 중앙처리장치로부터의 병렬데이타 전송수행이 가능토록 하여 데이타 전송효율을 향상시킨 데이타 변환회로에 관한 것이다.The present invention relates to a data conversion circuit for receiving parallel data from a central processing unit (CPU), converting the serial data into serial data, and more specifically, performing parallel data transmission from the central processing unit even when a peripheral input / output device transmits serial data. The present invention relates to a data conversion circuit that enables this to improve data transfer efficiency.
일반적으로 병렬데이타 출력포트를 가지는 중앙처리장치로부터 직렬데이타 입출력포트를 가지는 주변 입출력장치로의 데이타 전송수단에 있어서 데이타 비트수에 해당하는 시간동안 중앙처리장치로부터 병렬데이타 전송이 불가능하다. 따라서 연속적인 데이타 전송의 경우 중앙처리장치의 효율이 낮아지게 된다.Generally, in the data transfer means from the central processing unit having the parallel data output port to the peripheral input / output device having the serial data input / output port, parallel data transmission from the central processing unit is impossible for the time corresponding to the number of data bits. Therefore, in the case of continuous data transmission, the efficiency of the CPU becomes low.
즉, 제1도는 종래의 데이타 변환회로를 나타낸 것으로서, 병렬데이타 출력포트로 병렬데이타 전송신호를 발생하는 중앙처리장치(10)와 상기 중앙처리장치(10)로 부터의 병렬데이타 전송신호에 따른 병렬 데이타를 로드(Load)하였다가 직렬데이타로 변환하여 출력하는 쉬프트 레지스터(20)로 구성된다.That is, FIG. 1 shows a conventional data conversion circuit, and the parallel processing according to the parallel data transmission signal from the central processing unit 10 and the central processing unit 10 generating parallel data transmission signals to the parallel data output port. The shift register 20 loads data and converts the serial data into output data.
상기와 같이 구성된 종래의 데이타 변환회로에서는 제2도의 파형(1a)에서와 같이 병렬데이타 출력신호를 이용하여 중앙처리장치(10)로부터 출력된 데이타를 쉬프트 레지스터(20)에 로드한다. 데이타 로드가 끝난후 파형(1b)와 같은 직렬데이타 전송 클럭을 이용하여 직렬데이타를 전송하며, 상기 데이타 전송 클럭에 따른 쉬프트 레지스터(20)의 출력파형은 제2도(1c)와 같이된다.In the conventional data conversion circuit configured as described above, the data output from the central processing unit 10 is loaded into the shift register 20 using the parallel data output signal as shown in the waveform 1a of FIG. After data loading is completed, serial data is transmitted using a serial data transfer clock such as waveform 1b. The output waveform of the shift register 20 according to the data transfer clock is shown in FIG. 2C.
이때 상기 쉬프트 레지스터(20)의 출력파형(1c)을 보면 직렬데이타 전송기간동안 중앙처리장치(10)는 데이타 전송을 하지못한다. 즉, 직렬데이타 전송이 완료되지 않은 상태에서 병렬데이타 전송신호가 발생할 경우에 이 병렬 데이타를 전송할 수 없게되므로 연속적인 데이타 전송이 불가능하게 되어 중앙처리장치의 효율이 떨어지게 되는 단점이 있었다.At this time, when the output waveform 1c of the shift register 20 is viewed, the CPU 10 cannot transmit data during the serial data transmission period. That is, when the parallel data transmission signal is generated in the state where the serial data transmission is not completed, the parallel data cannot be transmitted. Therefore, continuous data transmission is impossible and the efficiency of the central processing unit is reduced.
이 발명은 이러한 문제점을 해결하기 위한 것으로, 이 발명의 목적은 중앙처리장치로부터 주변 입출력장치로의 데이타 전송시 중앙처리장치의 병렬데이타 전송시간 간격과 주변 입출력장치의 직렬데이타 전송시간 간격을 비교하여 직렬데이타 전송이 완료되지 않은상태에서 병렬데이타 전송신호가 발생할 경우에도 발생된 전송신호를 카운트함으로써 연속적인 데이타의 전송이 가능케한 데이타 변환회로를 제공함에 있다.The present invention has been made to solve this problem, and an object of the present invention is to compare the parallel data transmission time interval of the central processing unit and the serial data transmission time interval of the peripheral input / output device when transferring data from the central processing unit to the peripheral input / output device. The present invention provides a data conversion circuit that enables continuous data transmission by counting the generated transmission signal even when the parallel data transmission signal is generated in the state where serial data transmission is not completed.
이러한 목적을 달성하기 위한 이 발명의 특징은 병렬데이타 전송신호를 발생하는 중앙처리장치와 상기 중앙처리장치로부터의 병렬데이타 전송신호에 따라 병렬데이타를 직렬데이타로 전송하는 쉬프트 레지스터를 구비한 데이타 변환회로에 있어서, 상기 중앙처리장치로부터의 병렬데이타 전송신호 발생시 병렬데이타를 래치시키는 래치와, 직렬데이타 전송에 필요한 시간간격과 병렬데이타 전송신호의 시간간격을 비교하는 시간간격 비교수단과, 상기 시간간격 비교수단의 비교결과에 따라 직렬데이타 전송도중에 발생되는 병렬데이타 전송신호를 계수화하여 계수화된 병렬데이타 전송신호의 반복횟수에 해당하는 만큼의 클럭을 발생시키는 전송신호 계수수단과, 상기 전송신호 계수수단의 출력에 따라 병렬 데이타 전송신호 개수와 직렬데이타 전송신호의 개수를 비교하여 상기 전송신호 계수수단의 클럭발생을 종료시키는 신호갯수 비교수단과, 상기 시간간격 비교수단과 전송신호 계수수단의 출력에 따라 상기 쉬프트 레지스터에 클럭을 공급하는 클럭발생수단으로 구비되는 데이타 전송회로에 있다.A feature of the present invention for achieving this object is a data conversion circuit having a central processing unit for generating parallel data transmission signals and a shift register for transmitting parallel data as serial data according to the parallel data transmission signals from the central processing unit. A latch for latching parallel data when the parallel data transmission signal is generated from the CPU, time interval comparison means for comparing the time interval required for serial data transmission and the time interval of the parallel data transmission signal, and the time interval comparison. Transmission signal counting means for digitizing the parallel data transmission signal generated during serial data transmission according to a comparison result of the means and generating a clock corresponding to the repetition number of the parallel data transmission signal digitized; The number of parallel data transmission signals and the serial data depending on the output of Signal number comparison means for comparing the number of transmission calls to terminate clock generation of the transmission signal counting means, and clock generation means for supplying a clock to the shift register according to the output of the time interval comparing means and the transmission signal counting means; In the data transmission circuit.
이하, 이 발명의 바람직한 일실시예를 첨부도면을 참조로 하여 상세히 설명한다.Hereinafter, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.
제3도는 이 발명에 따른 데이타 변환회로로서, 병렬데이타 전송신호를 발생하는 중앙처리장치(10)에 상기 중앙처리장치(10)로부터의 병렬데이타 전송신호 발생시 병렬데이타를 래치시키는 래치(100)를 연결시키며, 상기 중앙처리장치(10)로부터의 병렬데이타 전송신호에 따라 병렬데이타를 직렬데이타로 전송하는 쉬프트 레지스터(20)를 상기 래치(100)를 연결시키며, 그리고, 상기 중앙처리장치(10)에는 직렬데이타 전송에 필요한 시간간격과 병렬데이타 전송신호의 시간간격을 비교하는 시간간격 비료수단을 연결시키며, 상기 시간간격 비교수단에는 상기 시간간격 비교결과에 따라 직렬데이타 전송도중에 발생되는 병렬데이타 전송신호를 계수화하여 계수화된 병렬데이타 전송신호의 반복횟수에 해당하는 만큼의 클럭을 발생시키는 전송신호 계수수단을 연결시킨다.3 is a data conversion circuit according to the present invention, which includes a latch 100 for latching parallel data when the parallel data transmission signal from the central processing unit 10 is generated in the central processing unit 10 that generates the parallel data transmission signal. Connect the latch 100 to a shift register 20 for transmitting parallel data to serial data according to a parallel data transmission signal from the central processing unit 10, and the central processing unit 10. A time interval fertilizer means for comparing the time interval required for serial data transmission and the time interval of the parallel data transmission signal is connected, and the time interval comparison means has a parallel data transmission signal generated during serial data transmission according to the time interval comparison result. Signal counting means for generating a clock corresponding to the number of iterations of the digitized parallel data transmission signal by digitizing Connected thereby.
또한, 상기 전송신호 계수수단에는 상기 전송신호 계수수단의 출력에 따라 병렬 전송신호 개수와 직렬 데이타 전송신호의 개수를 비교하여 상기 전송신호 계수수단의 클럭발생을 종료시키는 신호갯수 비교수단을 연결시킨다. 한편, 상기 시간간격 비교수단 및 전송신호 계수수단에는 상기 시간간격 비교수단과 전송신호 계수수단의 출력에 따라 상기 쉬프트 레지스터(20)에 클럭을 공급하는 클럭발생수단을 연결시킨다. 상기 시간 간격 비교수단은 상기 중앙처리장치(10)에 연결되어 중앙처리장치(10)의 병렬데이타 전송신호를 반전시키는 인버터(INV1)에 상기 인버터(INV1)의 출력에 따라 트리거되는 제 1 클럭발생기(210)를 연결시킨다. 그리고 상기 인버터(INV1) 및 제 1 클럭발생기(210)의 출력단에 상기 인버터(INV1) 및 제 1 클럭발생기(210)의 출력에 따라 병렬데이타 전송시간 간격과 직렬데이타 전송시간 간격을 비교하는 제1 비교기(220)를 연결시킨다.Further, the transmission signal counting means is connected with a signal number comparing means for comparing the number of parallel transmission signals and the number of serial data transmission signals in accordance with the output of the transmission signal counting means and terminating the clock generation of the transmission signal counting means. On the other hand, the time interval comparison means and the transmission signal counting means is coupled to the clock generation means for supplying a clock to the shift register 20 in accordance with the output of the time interval comparison means and the transmission signal counting means. The time interval comparing means is connected to the central processing unit 10 and the first clock generator triggered according to the output of the inverter INV1 to the inverter INV1 for inverting the parallel data transmission signal of the central processing unit 10. Connect 210. And a first data comparing the parallel data transmission time interval and the serial data transmission time interval according to the outputs of the inverter INV1 and the first clock generator 210 at the output terminals of the inverter INV1 and the first clock generator 210. The comparator 220 is connected.
한편,상기 전송신호 계수수단은 상기 제 1 클럭발생기(210) 및 제 1 비교기(220)에 상기 제 1 클럭발생기(210)의 출력변화에 따라 트리거 신호를 발생하는 트리거 신호발생기(310)를 연결시키며, 상기 트리거 신호발생기(310)에는 트리거 신호발생기(310)에서 트리거 신호발생시 클럭신호를 발생하는 제 2 클럭발생기(320)를 연결시킨다. 그리고 상기 인버터(INV1) 및 제 1 비교기(220)의 출력을 논리곱하는 앤드게이트(AND1)에 상기 앤드게이트(AND1)의 출력에 따라 병렬데이타 전송신호를 계수하는 계수기(330)를 연결시킨다.On the other hand, the transmission signal counting means connects the trigger signal generator 310 for generating a trigger signal according to the output change of the first clock generator 210 to the first clock generator 210 and the first comparator 220. The trigger signal generator 310 is connected to a second clock generator 320 that generates a clock signal when the trigger signal is generated by the trigger signal generator 310. In addition, the AND gate AND1 that logically multiplies the outputs of the inverter INV1 and the first comparator 220 is connected to a counter 330 that counts the parallel data transmission signal according to the output of the AND gate AND1.
또한,상기 신호 개수 비교수단은 상기 제 2 클럭발생기(320)와 계수기(330)로부터의 병렬데이타 전송신호 갯수와 직렬데이타 전송신호의 개수를 비교하여 병렬데이타 전송신호 개수와 직렬데이타 전송신호 개수가 같을 경우 리셋신호를 발생시켜 상기 제 2 클럭발생기(320)의 클럭발생을 종료시키는 제 2 비교기(410)로 구성된다. 그리고 상기 클럭 발생수단은 상기 제 1 및 제 2 클럭발생기(210),(320)의 클럭 출력을 논리합하는 오아게이트(OR1)로 구성된다.The signal number comparing means compares the number of parallel data transmission signals and the number of serial data transmission signals from the second clock generator 320 and the counter 330 to determine the number of parallel data transmission signals and the number of serial data transmission signals. In the same case, the second comparator 410 generates a reset signal to terminate the clock generation of the second clock generator 320. The clock generation means is composed of an OR gate OR1 for ORing the clock outputs of the first and second clock generators 210 and 320.
상기와 같이 구성된 이 발명을 제 4 도의 동작 파형도를 참조로 좀더 자세히 설명한다The present invention configured as described above will be described in more detail with reference to the operation waveform diagram of FIG.
먼저 중앙처리장치(10)에서 병렬데이타 전송신호가 발생되면 래치(100)에 병렬데이타가 래치됨과 동시에 병렬데이타 전송신호가 인버터(INV1)에 의해 반전되어 제4도(2a)와 같은 파평으로 제 1 클럭발생기(210)를 트리거시켜(2b)와 같은 파형을 출력시킨다.First, when the parallel data transmission signal is generated in the central processing unit 10, the parallel data is latched to the latch 100, and the parallel data transmission signal is inverted by the inverter INV1 to produce a parallel plane as shown in FIG. One clock generator 210 is triggered to output a waveform such as 2b.
상기 제 1 클럭발생기(210)의 출력신호가 로직 하이인 동안 병렬데이타 전송신호가 발생되면 제 1 비교기(220)가 동작하여(2c)와 같은 파형의 시간간격 비교신호가 만들어지며, 이때 상기 제 1 비교기(220) 및 인버터(INV1)의 출력을 논리곱하는 앤드게이트(AND1)의 출력신호(2d)를 카운트하여 계수기(330)에 기록하게 된다.When the parallel data transmission signal is generated while the output signal of the first clock generator 210 is logic high, the first comparator 220 is operated to generate a time interval comparison signal having a waveform as shown in 2c. The output signal 2d of the AND gate AND1 that logically multiplies the outputs of the first comparator 220 and the inverter INV1 is counted and recorded in the counter 330.
한편, 상기 제 1 클럭발생기(210)의 출력이 로직 로우 상태로 되면 트리거 신호발생기(310)에서 제4도(2f)와 같은 트리거 신호 파형이 발생되고 이때 제 2 클럭발생기(320)는 연속하여 제4도(2g)와 같은 클럭신호를 출력하게 된다.On the other hand, when the output of the first clock generator 210 is in a logic low state, a trigger signal waveform as shown in FIG. 4 (f) is generated in the trigger signal generator 310, and the second clock generator 320 continuously The clock signal shown in FIG. 4 (2g) is output.
이때 상기 제 2 클럭발생기(320)의 출력신호(2g)는 직렬데이타 비트수에 해당하는 동안 로직 하이 상태를 유지하게 되며 폴링(Falling)에지 마다 상기 계수기(330)의 출력과 제 2 비교기 (410)에서 비교하게 된다.At this time, the output signal 2g of the second clock generator 320 is maintained at a logic high state corresponding to the number of serial data bits, and the output of the counter 330 and the second comparator 410 for each falling edge. ).
상기 제 2 비교기(410)는 병렬데이타 전송신호의 개수와 직렬데이타 전송신호의 개수가 같아지면 제4도의(2h)와 같은 파형의 리셋신호를 발생시켜 상기 제 2 클럭발생기(320)의 클럭발생을 강제로 종료시키게 된다. 이에 따라 중앙처리장치(10)는 병렬데이타를 연속적으로 전송시킬 수 있게된다.When the number of parallel data transmission signals is equal to the number of serial data transmission signals, the second comparator 410 generates a reset signal having a waveform as shown in FIG. 4 (2h) to generate the clock of the second clock generator 320. Will be forcibly terminated. Accordingly, the central processing unit 10 can continuously transmit parallel data.
한편, 제5도는 이 발명의 응용회로로서, 교환기 가입자 선로회로와 중앙처리장치간의 병렬데이타 전송방법을 제시하며, 블록(A1),(B1)은 이 발명을 구현한 디바이스이다.On the other hand, Figure 5 is an application circuit of the present invention, and proposes a parallel data transmission method between the switch subscriber line circuit and the central processing unit, the block (A1), (B1) is a device implementing this invention.
이 회로에서는 중앙처리장치(10)에서 가입자 선로회로(5a),(5b)에 병렬데이타를 전송하고자 할 때 상위 가입자 선로회로(5a)에 내장된 계수기(5c)를 이용하여 병렬데이타 전송신호를 카운트하여 필요한 만큼의 데이타가 수신되면 인터럽트 신호(INT)를 발생시킨다.In this circuit, when the central processing unit 10 intends to transmit parallel data to the subscriber line circuits 5a and 5b, the parallel data transmission signal is transmitted using the counter 5c built in the upper subscriber line circuit 5a. When the required data is counted and the interrupt signal (INT) is generated.
이때 하위 가입자 선로회로(5b)의 계수기(5d)는 상기 상위 가입자 선로회로(5a)의 인터럽트 신호(INT)가 발생하면 카운트를 시작하여 원하는 개수에 해당하는 병렬데이타를 수신할 수 있게 된다. 따라서 중앙처리장치(10)는 연속적으로 병렬데이타를 전송할 수 있게 되어 데이타 전송효율이 극대화 되게 된다.In this case, when the interrupt signal INT of the upper subscriber line circuit 5a is generated, the counter 5d of the lower subscriber line circuit 5b may start counting and receive parallel data corresponding to a desired number. Therefore, the central processing unit 10 can continuously transmit parallel data, thereby maximizing data transmission efficiency.
이상에서와 같이 이 발명은 병렬데이타 출력포트를 가지는 중앙처리장치로부터의 직렬데이타 입출력 포트를 갖는 주변 입출력장치로의 데이타 전송을 수행하는 데이타 변환회로에 직렬데이타 전송에 필요한 시간간격과 병렬데이타 전송신호의 시간간격을 비교하는 시간간격 비교수단과, 상기 시간간격 비교수단의 비교결과에 따라 직렬 데이타 전송도중에 발생되는 병렬데이타 전송신호를 계수화하여 계수화된 병렬데이타 전송신호의 반복횟수에 해당하는 만큼의 클럭을 발생시키는 전송신호 계수수단과, 상기 전송신호 계수수단의 출력에 따라 병렬 전송신호 개수와 직렬데이타 전송신호의 개수를 비교하여 상기 전송신호 계수수단의 클럭발생을 종료시키는 신호개수 비교수단을 구비시켜 주변 입출력장치의 직렬데이타 전송도중에도 중앙처리장치로부터 병렬데이타 전송을 수행할 수 있도록 함으로서 중앙처리장치의 효율을 향상시킴은 물론 데이타의 전송효율을 극대화 시킬 수 있는 효과가 나타나게 된다.As described above, the present invention provides a time interval and parallel data transmission signal required for serial data transmission to a data conversion circuit for performing data transmission from a central processing unit having a parallel data output port to a peripheral data input / output device having a serial data input / output port. A time interval comparison means for comparing the time intervals and the parallel data transmission signal generated during serial data transmission according to the comparison result of the time interval comparison means, and the number corresponding to the number of repetitions of the parallel data transmission signal A signal number comparison means for comparing the number of parallel transmission signals and the number of serial data transmission signals according to the output of the transmission signal counting means and terminating the clock generation of the transmission signal counting means according to the output of the transmission signal counting means; Central processing during serial data transmission of peripheral I / O devices It is displayed by the effect to maximize the transmission efficiency of the efficiency as well as improving the data of the central processing unit to perform the parallel data transmitted from the device.
Claims (6)
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