KR100193207B1 - 메모리 테스트를 위한 리프레쉬 회로 - Google Patents
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Abstract
본 발명은 메모리의 용량에 관계없이 차세대의 메모리인 4G DRAM까지 테스트가 가능하도록 한 메모리 테스트를 위한 리프레쉬 회로에 관한 것이다.
이러한 본 발명은 메모리를 테스트하기 위한 사이클 타임을 발생하고 리프레쉬를 제어하는 제어신호를 발생하는 알고리즘 패턴 발생부와; 알고리즘 패턴 발생부로부터 출력된 리프레쉬 제어신호에 따라 리프레쉬 레인지 및 리프레쉬 타임을 결정하고, 알고리즘 패턴 발생부에서 얻어지는 사이클 타임을 이용하여 리프레쉬 형태를 결정하며 상기 사이클 타임과 결정된 리프레쉬 형태에 따라 메모리 테스트를 위한 리프레쉬 어드레스를 발생하는 리프레쉬부와; 리프레쉬부와 알고리즘 패턴 발생부에서 각각 발생된 리프레쉬 어드레스중 메모리의 종류에 맞게 하나를 선택하여 메모리 테스트를 위한 어드레스로 발생하는 어드레스 발생부를 구비한다.
Description
제1도는 본 발명에 의한 메모리 테스트를 위한 리프레쉬 회로 블럭 구성도.
제2도는 (a) 내지 (c)는 제1도의 리프레쉬 상세 구성도.
제3도는 제1도 및 제2도의 각부 입출력 타이밍도.
제4도는 본 발명에서 리프레쉬를 설명하기 위한 설명도.
* 도면의 주요부분에 대한 부호의 설명
10 : 알고리즘 패턴 발생부 20 : 리프레쉬부
30 : 어드레스 발생부
본 발명은 메모리(DRAM)의 테스트를 위한 리프레쉬(Rrfesh) 회로에 관한 것으로, 특히 메모리의 용량에 관계없이 차세대의 메모리인 4G DRAM까지 테스트가 가능하도록 한 메모리 테스트를 위한 리프레쉬 회로에 관한 것이다.
일반적으로, 메모리(DRAM)의 기능 테스트시 장시간의 시간이 소요되며, 디램의 경우 트랜지스터의 소스(Source)와 게이트(Gate) 사이에 충전되어 있는 전하가 트랜지스터의 역방향 누설전류때문에 충전된 전하의 양이 시간에 따라 감소하기 때문에 이를 테스트하기 위해서는 손실되는 전하의 양을 주기적(4ms이하)으로 보상해주는 리프레쉬 회로가 필요하다.
이와 같이 메모리의 기능을 테스트하기 위한 종래의 리프레쉬 회로는 16M DRAM까지만 기능 테스트가 가능하도록 구현되어 있으므로, 차세대의 메모리(4G DRAM)테스트는 불가능한 단점이 있었다.
따라서 본 발명의 상기와 같은 같은 종래 기술의 제반 문제점을 해결하기 위해 제안된 것으로서, 본 발명의 목적은 메모리의 용량에 관계없이 차세대의 메모리인 4G DRAM 까지 테스트가 가능하도록 한 메모리 테스트를 위한 리프레쉬 회로를 제공하는데 있다.
이러한 본 발명의 목적을 달성하기 위한 기술적인 수단은, 메모리를 테스트하기 위한 사이클 타임과 어드레스를 발생하고 리프레쉬를 제어하는 제어신호를 발생하는 알고리즘 패턴 발생부와; 상기 알고리즘 패턴 발생부로부터 출력된 리프레쉬 제어신호에 따라 리프레쉬 레인지 및 리프레쉬 타임을 결정하고, 상기 알고리즘 패턴 발생부에 얻어지는 사이클 타임을 이용하여 리프레쉬 형태를 결정하며 상기 사이클 타임과 결정된 리프레쉬 형태에 따라 메모리 테스트를 위한 리프레쉬 어드레스를 발생하는 리프레쉬부와; 상기 리프레쉬부와 알고리즘 패턴 발생부에서 각각 발생된 리프레쉬 어드레스중 메모리의 종류에 맞게 하나를 선택하여 메모리 테스트를 위한 어드레스를 발생하는 어드레스 발생부로 이루어진다.
이하, 본 발명을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.
제1도는 본 발명에 의한 메모리 테스트를 위한 리프레쉬 회로 블럭 구성도이다.
도시된 바와 같이, 메모리를 테스트하기 위한 어드레스 및 사이클 타임을 발생하고 리프레쉬를 제어하는 제어신호를 발생하는 알고리즘 패턴 발생부(10)와; 상기 알고리즘 패턴 발생부(10)로부터 출력된 리프레쉬 제어신호에 따라 리프레쉬 레인지 및 리프레쉬 타임을 결정하고, 상기 알고리즘 패턴 발생부(10)에서 얻어지는 사이클 타임을 이용하여 리프레쉬 형태를 결정하여 상기 사이클 타임과 결정된 리프레쉬 형태에 따라 메모리 테스트를 위한 리프레쉬 어드레스를 발생하는 리프레쉬부(20)와; 상기 리프레쉬부(20)와 알고리즘 패턴 발생부(10)에서 각각 발생된 리프레쉬 어드레스중 메모리의 종류에 맞게 하나를 선택하여 메모리 테스트를 위한 어드레스로 발생하는 어드레스 발생부(30)로 구성 되었다.
상기에서, 리프레쉬부(20)는 상기 알고리즘 패턴 발생부(10)로부터 출력된 리프레쉬 제어신호에 따라 리프레쉬 레인지 및 리프레쉬 타임을 결정하는 리프레쉬 레인지/타임 결정부(21)와, 상기 알고리즘 패턴 발생부(10)에서 얻어지는 사이클 타임을 이용하여 리프레쉬 형태를 결정하는 리프레쉬 형태 결정부(22)와, 상기 사이클 타임과 결정된 리프레쉬 형태에 따라 메모리 테스트를 위한 리프레쉬 어드레스를 발생하는 리프레쉬 어드레스 발생부(23)로 구성되었다.
또한, 어드레스 발생부(30)는 상기 리프레쉬(20)와 알고리즘 패턴 발생부(10)에서 각각 발생된 X계 리프레쉬 어드레스중 메모리의 종류에 맞게 하나를 선택하여 메모리 테스트를 위한 어드레스를 발생하는 X계 어드레스 발생부(31)와, 상기 리프레쉬부(20)와 알고리즘 패턴 발생부(10)에서 각각 발생된 Y계 리프레쉬 어드레스 중 메모리의 종류에 맞게 하나를 선택하여 메모리 테스트를 위한 어드레스로 발생하는 Y계 어드레스 발생부(32)로 구성 되었다.
그리고, 리프레쉬 레인지/타임 결정부(21)는 리프레쉬 레인지 콘트롤신호를 발생하는 리프레쉬 레인지 콘트롤러(21a)와, 상기 리프레쉬 레인지 콘트롤러(21a)에서 발생된 제어신호에 따라 발진기(21b)에서 발생된 발진클럭을 소정 레벨로 분주하여 출력하는 분주기(21c)와, 상기 분주기(21c)에서 출력된 클럭을 각각 카운팅하여 그 결과신호를 출력하는 제1 및 제2 카운터(21d)(21e)와, 상기 제1 및 제2 카운터(21d)(21e)에서 각각 출력된 카운팅값을 다시 카운팅하여 리프레쉬 타임 결정을 위한 신호를 발생하는 제3 카운터(21f)와, 상기 제3 카운터(21f)의 출력신호에 따라 리프레쉬 타임을 결정하는 리프레쉬 타임 콘트롤러(21g)와, 상기 알고리즘 패턴 발생부(10)에서 발생된 리프레쉬 온/오프 신호(Ref-on,off)와 리세트신호(Reset)를 각각 논리곱하는 제1 및 제2 앤드게이트(21h),(21i)와, 상기 알고리즘 패턴 발생부(10)에서 발생된 사이틀 타임에 동기되어 입력 데이타를 래치시키는 제1 플립플롭(21p)과, 상기 제1 플립플롭(21p)의 출력신호와 제5 앤드게이트(21m)의 출력신호를 입력 클럭에 동기시켜 출력을 결정하고 반전출력을 행하는 제2 플립플롭(21q)과, 상기 제2 플립플롭(21q)의 출력신호를 버퍼링하여 리세트신호(RES)를 발생하는 제1 버퍼(21r)와, 상기 제1 버퍼(21r)의 출력신호를 각각 버퍼링하여 리프레쉬 정지신호(Ref, Stop)와 RC. P신호를 발생하는 제2 및 제3 버퍼(21s)(21t)로 구성되았다.
아울러, 리프레쉬 형태 결정부(22)는 상기 알고리즘 패턴 발생부(10)에서 발생된 사이클 타임을 버퍼링하는 제1 버퍼(22a)와, 상기 제1 버퍼(22a)의 출력 신호에 동기되어 입력되는 리프레쉬신호를 분주하여 출력하는 제1 카운터(22b)와, 상기 제1 카운터(22b)에서 출력되는 캐리어신호(RCO)에 따라 상기 입력되는 리프레쉬신호(RES)를 분주하여 출력하는 제2 카운터(22c)와, 상기 제1 및 제2 카운터(22b)(22c)에서 각각 출력되는 신호에 따라 리프레쉬 타임 선택신호를 발생하는 제1 멀티플렉서(22d)와, 입력되는 리세트신호(Reset)에 따라 리프레쉬 형태 선택신호를 발생하는 제2 멀티플렉서(22e)와, 상기 제2 멀티플렉서(22e)에서 출력된 신호를 버퍼링하여 RC. RES신호를 발생하는 제2 버퍼(22f)로 구성되었다.
또한, 리프레쉬 어드레스 발생부(23)는 상기 사이클 타임과 RC. RES신호 및 RC. P신호를 각각 버퍼링하는 제1 내지 제3 버퍼(23a)(23b)(23c)와, 상기 제1 버퍼(23a)의 출력신호에 따라 상기 제3 버퍼(23c)의 출력신호를 카운팅하여 그 결과신호를 줄력하는 제1 카운터(23d)와, 상기 제1 카운터(23d)에서 출력된 캐리어신호(RCO)에 따라 상기 제1 버퍼(23a)의 출력신호에 따라 상기 제3 버퍼(23c)의 출력신호를 카운팅하여 그 결과신호를 출력하는 제2 카운터(23e)와, 상기 제1 카운터(23d)의 출력신호를 버퍼링하여 X계 어드레스를 발생하는 제1 버퍼부(23f)와, 상기 제2 카운터(23g)의 출력신호를 버퍼링하여 Y계 어드레스를 발생하는 제2 버퍼부(23g)로 구성되었다.
이와 같이 구성된 본 발명에 의한 메모리 테스트를 위한 리프레쉬 회로의 작용 및 첨부한 도면 제1도 내지 제4도에 의거 상세히 설명하면 다음과 같다.
먼저, 디램의 테스트시의 본 발명에 의한 리프레쉬 회로의 동작은 다음과 같다.
즉, 제4도에 도시된 바와 같이, 메모리의 메인 테스트를 실시 하다가 알고리즘 패턴 발생부(10)에서 (a)와 같은 리프레쉬 온신호가 출력되면, 리프레쉬 인터벌 타임동안 리프레쉬 동작과 메인 검사 루틴을 수행하게 되며, 메모리 테스터에 사용되는 리프레쉬의 종류는 다음과 같다.
1) NO Refresh : 알고리즘 패턴 발생부에서 로우(L)로 출력되며 리프레쉬를 하지 않는다.
2) 분산 리프레쉬 : 메인 루틴 측정후 리프레쉬 어드레스를 1증가 시키고 다시 메인 루틴을 수행하며 이와 같은 동작을 반복 한다.
3) 집중 리프레쉬 : 메인 루틴 측정 후 모든 리프레쉬 영역을 리프레쉬 어드레스를 증가 시키면서 리프레쉬하고, 메인루틴을 수행하며 이와 같은 동작을 반복한다.
상기와 같은 원리를 참조하여 본 발명의 실시예를 설명하면 다음과 같다.
먼저, 디램을 테스트하기 위해 알고리즘 패턴 발생부(10 )에서 X계 및 Y계 어드레스가 출력되고, 메모리의 종류에 따라 적절한 시간내에 리프레쉬를 시켜야 한다.
일반적으로, RAS 온리 리프레쉬 사이클을 이용하므로, 리프레쉬(20)는 제2도의 (c)와 같은 회로에 의해 X계 어드레스를 발생한다.
그리고, 제2도 (a)와 같은 구성으로 리프레쉬 콘트롤 신호에 따라 포인트 A의 파형은 100ns, l㎲, 10㎲, 1msec, 10msec, 1000msec, 1sec의 듀티(Duty)50%의 파형이 출력된다.
그리고 리프레쉬 타임 콘트롤러(21g)에 의해서 포인트 B에 출력되는 파형은 포인트 A x의 출력이 클럭단자로 입력되고, 이때 알고리즘 패턴 발생부(10)에서 리프레쉬 온(on)신호가 발생되면 포인트 D의 파형은 제3도와 같은 파형이 발생된다.
아울러 리프레쉬 형태 결정부(22)에서 메모리의 종류에 따라 리프레쉬 어드레스 사이즈를 지정하며, 이는 다음과 같다.
어드레스 (A0-A15)까지인 메모리 품종까지 대응되므로 4G DRAM까지 리프레쉬를 시킬 수 있게 된다.
한편, 포인트 F의 파형은 제3도의 (c)와 같으며, 리프레쉬 어드레스 발생부(23)는 사이클 타임을 8비트 카운터(23d)(23e)를 이용하여 리프레쉬 어드레스를 발생하는데, 포인트 F의 파형이 로우(L)이 구간에서는 카운터(23d)(23e)의 값은 리세트되고, 이때 알고리즘 패턴 발생부(10)의 어드레스가 어드레스 발생부(30)에서 출력되어 정상적인 메모리 테스트 루틴을 수행하고, 포인트 F의 파형이 하이(H)인 구간에서는 리프레쉬부(20)에서 발생된 어드레스가 어드레스 발생부(30)에서 선택되어 출력되며, RAS 온리 리프레쉬인 X계 어드레스가 증가된다.
이때, 알고리즘 패턴 발생부(10)에서 리프레쉬 온(on) 신호가 동시에 츨력된다.
이상에서와 같이 본 발명은 테스트할 메모리의 종류에 따라 리프레쉬 어드레스의 사이즈를 조절할 수 있으므로 차세대 메모리인 4G DRAM 까지 리프레쉬를 시킬 수 있는 효과가 있다.
Claims (6)
- 메모리를 테스트하기 위한 사이클 타임을 발생하고 리프레쉬를 제어하는 제어신호를 발생하는 알고리즘 패턴 발생부(10)와; 상기 알고리즘 패턴 발생부(10)로부터 출력된 리프레쉬 제어신호에 따라 리프레쉬 레인지 및 리프레쉬 타임을 결정하고, 상기 알고리즘 패턴 발생부(10)에서 얻어지는 사이클 타임을 이용하여 리프레쉬 형태를 결정하며 상기 사이클 타임과 결정된 리프레쉬 형태에 따라 메모리 테스트를 위한 리프레쉬 어드레스를 발생하는 리프레쉬(20)와; 상기 리프레쉬(20)와 알고리즘 패턴 발생부(10)에서 각각 발생된 리프레쉬 어드레스중 메모리의 종류에 맞게 하나를 선택하여 메모리 테스트를 위한 어드레스로 발생하는 어드레스 발생부(30)를 포함하여 구성된 것을 특징으로 하는 메모리 테스트를 위한 리프레쉬 회로.
- 제1항에 있어서, 상기 리프레쉬부(20)는 상기 알고리즘 패턴 발생부(10)로부터 출력된 리프레쉬 제어신호에 따라 리프레쉬 레인지 및 리프레쉬 타임을 결정하는 리프레쉬 레인지/타임 결정부(21)와, 상기 알고리즘 패턴 발생부(10)에서 얻어지는 사이클 타임을 이용하여 리프레쉬 형태를 결정하는 리프레쉬 형태 결정부(22)와, 상기 사이클타임과 결정된 리프레쉬 형태에 따라 메모리 테스트를 위한 리프레쉬 어드레스를 발생하는 리프레쉬 어드레스 발생부(23)로 구성된 것을 특징으로 하는 메모리 테스트를 위한 리프레쉬 회로.
- 제2항에 있어서, 상기 리프레쉬 레인지/타임 결정부(21)는 리프레쉬 레인지 콘트롤신호를 발생하는 리프레쉬 레인지 콘트롤러(21a)와, 상기 리프레쉬 레인지 콘트롤러(21a)에서 발생된 제어신호에 따라 발진기(21b)에서 발생된 발진클럭을 소정 레벨로 분주하여 출력하는 분주기(21c)와, 상기 분주기(21c)에서 출력된 클럭을 각각 카운팅하여 그 결과신호를 출력하는 제1 및 제2 카운터(21d)(21e)와, 상기 제1 및 제2 카운터(21d)(21e)에서 각각 출력된 카운팅값을 다시 카운팅하여 리프레쉬 타임 결정을 위한 신호를 발생하는 제3 카운터(21f)와, 상기 제3 카운터(21f)의 출력신호에 따라 리프레쉬 타임을 결정하는 리프레쉬 타임 콘트롤러(21a)와, 상기 알고리즘 패턴 발생부(10)에서 발생된 리프레쉬 온/오프 신호(Ref-on,off)와 리세트신호(Reset)를 각각 논리곱하는 제1 및 제2 앤드게이트(21h)(21i)와, 상기 알고리즘 패턴 발생부(10)에서 발생된 사이클 타임에 동기되어 입력 데이타를 래치시키는 제1 플립플롭(21p)과, 상기 제1 플립플롭(21p)의 출력신호와 제5 앤드게이트(21m)의 출력신호를 입력 클럭에 동기시켜 출력을 결정하고 반전출력을 행하는 제2 플립플롭(21q)과, 상기 제2 플립플롭(21q)의 출력신호를 버퍼링하여 리세트신호(RES)를 발생하는 제1 버퍼(21r)와, 상기 제1 버퍼(21r)의 출력신호를 각각 버퍼링하여 리프레쉬 정지신호(Ref. Stop)와 RC. P신호를 발생하는 제2 및 제3 버퍼(21s)(21t)로 구성된 것을 특징으로 하는 메모리 테스트를 위한 리프레쉬 회로.
- 제2항에 있어서, 상기 리프레쉬 형태 결정부(22)는 상기 알고리즘 패턴 발생부(10)에서 발생된 사이클 타임을 버퍼링하는 제1 버퍼(22a)와, 상기 제1 버퍼(22a)의 출력신호에 동기되어 입력되는 리세트신호를 분주하여 출력하는 제1 카운터(22b)와, 상기 제1 카운터(22b)에서 출력되는 캐리어신호(RCO)에 따라 상기 입력되는 RES신호를 분주하여 출력하는 제2 카운터(22c)와, 상기 제1 및 제2 카운터(22b)(22c)에서 각각 출력되는 신호에 따라 리프레쉬 형태 선택신호를 발생하는 제1 멀티플렉시(22d)와, 입력되는 리세트신호(Reset)에 따라 리프레쉬 형태 선택신호를 발생하는 제2 멀티플랙서(22e)와, 상기 제2 멀티플랙서(22e)에서 출력된 신호를 버퍼링하여 RC. RES신호를 발생하는 제2 버퍼(22f)로 구성된 것을 특징으로 하는 메모리 테스트를 위한 리프레쉬 회로.
- 제2항에 있어서, 상기 리프레쉬 어드레스 발생부(23)는 상기 사이클 타임과 RC. RES신호 및 RC. P신호를 각각 버퍼링하는 제1 내지 제3 버퍼(23a)(23b)(23c)와, 상기 제1 버퍼(23a)의 출력신호에 따라 상기 제3 버퍼(23c)의 출력신호를 카운팅하여 그 결과신호를 출력하는 제1 카운터(23d)의 출력신호를 버퍼링 하여 X계 어드레스를 발생하는 제1 버퍼부(23f)와, 상기 제1 카운터(23d)에서 출력된 캐리어신호(RCO)에 따라 상기 제3 버퍼(23c)의 출력신호를 카운팅하여 그 결과신호를 출력하는 제2 카운터(23e)와, 상기 제1 카운터(23d)와, 상기 제2 카운터(23g)의 출력신호를 버퍼링하여 Y계 어드레스를 발생하는 제2 버퍼부(23g)로 구성된 것을 특징으로 하는 메모리 테스트를 위한 리프레쉬 회로.
- 제1항에 있어서, 상기 어드레스 발생부(30)는 상기 리프레쉬부(20)와 알고리즘 패턴 발생부(10)에서 각각 발생된 X계 리프레쉬 어드레스 중 메모리의 종류에 맞게 하나를 선택하여 메모리 테스트를 위한 어드레스로 발생하는 X계 어드레스 발생부(31)와, 상기 리프레쉬(20)와 알고리즘 패턴 발생부(10)에서 각각 발생된 Y계 리프레쉬 어드레스 중 메모리의 종류에 맞게 하나를 선택하여 메모리 테스트를 위한 어드레스로 발생하는 Y계 어드레스 발생부(32)로 구성된 것을 특징으로 하는 메모리 테스트를 위한 리프레쉬 회로.
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| KR1019960038397A KR100193207B1 (ko) | 1996-09-05 | 1996-09-05 | 메모리 테스트를 위한 리프레쉬 회로 |
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| KR1019960038397A KR100193207B1 (ko) | 1996-09-05 | 1996-09-05 | 메모리 테스트를 위한 리프레쉬 회로 |
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| KR19980020055A KR19980020055A (ko) | 1998-06-25 |
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| KR19980020055A (ko) | 1998-06-25 |
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