KR100191304B1 - Agc circuit for dc offset voltage - Google Patents

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    • H03G1/0029—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier using FETs

Abstract

본 발명은 신호를 증폭 및 전송할 때 직류오프셋전압에 의해 신호의 일부가 전원전압의 스윙폭을 넘어가 차단되는 것을 방지하기 위해 자동으로 이득을 감소시켜 신호를 안정되게 전송할 수 있도록 한 직류오프셋전압에 의한 자동이득 조절회로에 관한 것이다. 이와 같은 본 발명의 자동이득조절회로는 증폭부에서 출력된 신호의 상한피크값과 하한피크값을 검출하여 동작전원의 상한값 및 하한값과 비교하는 상한피크 검출수단 및 하한피크 검출수단과, 상기 상한피크 검출수단 및 하한피크 검출수단의 출력신호에 따라 증폭부의 궤환저항값을 가변시켜 증폭률을 변화시키는 전압제어저항부를 구비하게 된다. 따라서, 전송신호의 일부가 전원전압의 상한값 또는 하한값을 초과하는 경우에는 원래의 신호를 정확히 전송할 수 있는 효과가 있다.According to the present invention, when amplifying and transmitting a signal, a DC offset voltage is automatically reduced so that a part of the signal is cut off beyond the swing width of the power voltage by the DC offset voltage. It relates to an automatic gain control circuit. As described above, the automatic gain control circuit of the present invention detects an upper limit peak value and a lower limit peak value of a signal output from an amplifying unit, and compares the upper limit peak detection means and the lower limit peak detection means with the upper limit value and the lower limit value of the operating power supply, and the upper limit peak. And a voltage control resistor for varying the amplification ratio by varying the feedback resistance of the amplifier in accordance with the output signal of the detection means and the lower limit peak detection means. Therefore, when a part of the transmission signal exceeds the upper limit value or the lower limit value of the power supply voltage, the original signal can be accurately transmitted.

Description

직류오프셋전압에 의한 자동이득 조절회로Automatic Gain Control Circuit by DC Offset Voltage

제1도는 종래의 신호증폭회로도.1 is a conventional signal amplification circuit diagram.

제2도는 제1도의증폭기 출력파형도로서,2 is the output waveform diagram of the amplifier of FIG.

(a)는 출력신호가 동작전원의 소정범위를 벗어나지 않을 경우,(a) indicates that the output signal does not deviate from the predetermined range of the

(b)는 출력신호가 동작전원범위를 벗어날 경우이다.(b) is when the output signal is out of the operating power range.

제3도는 본 발명에 따른 직류오프셋전압에 의한 자동이득조절회로의 블록구성도.3 is a block diagram of an automatic gain control circuit based on a DC offset voltage according to the present invention.

제4도는 제3도에 따른 직류오프셋전압에 의한 자동이득조절회로의 구체적인 실시예를 나타내는 회로도.4 is a circuit diagram showing a specific embodiment of the automatic gain control circuit by the DC offset voltage according to FIG.

제5도는 제4도에서 사용한 N채널 JFET의 특성그래프.5 is a characteristic graph of the N-channel JFET used in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 증폭부 20 : 상한피크 검출부10: amplification unit 20: upper limit peak detection unit

30 : 하한피크 검출부 40, 60 : 감산부30: lower limit peak detection unit 40, 60: subtraction unit

50, 70 : 비교부 80 : 오아게이트50, 70: comparison unit 80: Oagate

90 : 전압제어저항부 AMP1,Q1-Q8 : OP앰프90: voltage control resistor section AMP1, Q1-Q8: OP amplifier

Q9 : 접합형 전계효과트랜지스터Q9: Junction Field Effect Transistor

본 발명은 신호를 증폭 및 전송하는 회로에 관한 것으로, 특히 직류 오프셋(DC offset)전압의 변화에 의해 신호의 일부가 전원전압의 스윙(swing)폭을 넘어가 차단되는 것을 방지하기 위해 자동으로 이득을 감소시켜 신호를 안정되게 전송할 수 있도록 한 직류오프셋전압에 의한 자동이득 조절회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for amplifying and transmitting a signal. In particular, a gain is automatically gained to prevent a part of the signal from being cut off beyond the swing width of the power supply voltage by a change in a DC offset voltage. The present invention relates to an automatic gain control circuit based on a DC offset voltage that reduces and stably transmits a signal.

일반적으로 직류오프셋전압이 존재하는 신호증폭회르는 제1도에 도시된 바와 같이, 동작전원(+VCC,-VEE)이 공급되는 OP앰프(AMP1)를 구비하고 있고, 상기 OP앰프(AMP1)의 반전단자(-)는 저항(R1)과 콘덴서(C1)를 통해 신호입력단(IN)에 연결된다. 신호출력단(OU'T)에서 상기 OP앰프(AMP1)의 반전입력단으로 궤환된 저항(R2)은 상기 콘덴서(C1)의 후단에 연결된 저항(R1)과 함께 증폭률을 설정한다. 또한 상기 OP앰프(AMP1)의 비반전단자(+)와 직류오프셋전압(V1) 사이에는 동작점을 결정하는 저항(R3)이 연결된다.In general, a signal amplification circuit in which a DC offset voltage exists includes an OP amplifier AMP1 to which an operating power source (+ V CC , -V EE ) is supplied, as shown in FIG. 1, and the OP amplifier AMP1. The inverting terminal (-) of) is connected to the signal input terminal IN through the resistor R1 and the capacitor C1. The resistor R2 fed back from the signal output terminal OU'T to the inverting input terminal of the OP amplifier AMP1 sets an amplification factor together with the resistor R1 connected to the rear end of the capacitor C1. In addition, a resistor (R3) for determining the operating point is connected between the non-inverting terminal (+) of the OP amplifier (AMP1) and the DC offset voltage (V1).

이와 같이 구성된 신호증폭회로는 신호입력단(IN)을 통해 입력된 신호를 -(R2/R1)의 증폭률로 증폭하여 신호출력단(OUT)을 통해 반전된 형태로 출력하게 된다. 이때 상기 출력신호는 제2도의 (a)에 도시된 바와 같이 직류오프셋전압(V1)에 의해 그만큼의 직류성분을 갖고 출력되며, 직류오프 셋전압은 정극성(+), 부극성(-)전압이 모두 허용된다.The signal amplification circuit configured as described above amplifies the signal input through the signal input terminal IN at an amplification factor of-(R2 / R1) and outputs the inverted form through the signal output terminal OUT. In this case, as shown in (a) of FIG. 2, the output signal is output with a DC component corresponding to the DC offset voltage V1, and the DC offset voltage is positive (+) and negative (-) voltage. All of this is allowed.

그러나 이러한 방식은 신호를 증폭 및 전달할 때 직류오프셋전압에 의해 신호의 피이크(peak)값이 동작전원(+VCC,-VEE)을 초과하면, 제2도의 (b)에 도시된 바와 같이 신호의 일부가 동작전압에서 잘려 원래의 신호를 전달할 수 없게 되는 문제점이 있었다.However, in this method, if the peak value of the signal exceeds the operating power supply (+ V CC , -V EE ) due to the DC offset voltage when amplifying and transmitting the signal, as shown in (b) of FIG. Part of the problem was that the original signal could not be transmitted because it was cut at the operating voltage.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 직류오프셋전압이 존재 또는 변화함에 따라 신호의 일부가 전원전압을 초과하면 자동으로 이득을 감소시킴으로써 원래의 신호를 정확하게 전송할 수 있도록 한 직류오프셋전압에 의한 자동이득 조절회로를 제공하는데 있다.The present invention is to solve the above-mentioned conventional problems, an object of the present invention is to accurately transmit the original signal by reducing the gain automatically when a portion of the signal exceeds the power supply voltage as the DC offset voltage is present or changed. The present invention provides an automatic gain control circuit based on a DC offset voltage.

이와 같은 목적들을 달성하기 위한 본 발명에 따른 자동이득조절회로는 증폭부에서 출력된 신호의 상한피크값을 검출하는 상한피크 검출부와, 상기 증폭부에서 출력된 신호의 하한피크값을 검출하는 하한피크 검출부를 구비한다. 상기 상한피크 검출부의 출력단에는 제1 감산부를 연결하여 상한피크신호와 동작전원의 상한값을 비교, 감산하고, 제1 감산부의 출력신호는 제1 비교부로 인가하여 논리소자의 동작전압에 맞도록 논리 1 또는 0 상태로 만든다. 상기 하한피크 검출부의 출력단에는 제2 감산부를 연결하여 하한피크신호와 동작전원의하한값을 비교, 감산하고, 제2 감산부의 출력신호는 제2 비교부로 인가하여 논리 1 또는 0 상태로 만든다. 또한 본 발명의 회로는 상기 제1 비교부와 제2 비교부의 출력신호를 논리합하는 논리소자와, 상기 논리소자의 출력신호에 따라 증폭부의 궤환저항값을 가변시켜 증폭률을 변화시키는 전압제어저항부도 구비하고 있다.The automatic gain control circuit according to the present invention for achieving the above objects includes an upper limit peak detector for detecting an upper peak value of a signal output from an amplifier, and a lower limit peak for detecting a lower peak value of a signal output from the amplifier. The detection unit is provided. A first subtractor is connected to an output terminal of the upper limit peak detection unit to compare and subtract an upper limit peak signal and an upper limit value of an operation power supply, and an output signal of the first subtractor is applied to the first comparison unit to match an operating voltage of a logic element. Or make it 0. A second subtraction unit is connected to the output terminal of the lower limit peak detection unit to compare and subtract the lower limit peak signal and the lower limit value of the operation power supply, and the output signal of the second subtraction unit is applied to the second comparison unit to make a logic 1 or 0 state. The circuit of the present invention also includes a logic element for logically combining the output signals of the first and second comparators, and a voltage control resistor for varying the amplification ratio by varying the feedback resistance of the amplifier in accordance with the output signal of the logic element. Doing.

이하. 첨부된 제3도 내지 제5도를 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Below. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 3 to 5.

제3도는 본 발명의 직류오프셋전압에 의한 자동이득 조절회로의 블록 구성도이다. 도시된 바와 같이, 본 발명의자동이득조절회로는 신호입력단(IN)을 통해 입력된 신호를 증폭하여 신호출력단(OUT)을 통해 출력하는 증폭부(10)를 구비하고 있다. 증폭부(10)의 출력단에는 상한피크 검출부(20)와 하한피크 검출부(30)가 각각 연결된다. 상기 상한피크 검출부(20)는 증폭부(10)에서 출력된 신호의 상한피크값을 검출하고, 하한피크 검출부(30)는 증폭부(10)에서 출력된 신호의 하한피크값을 검출한다. 제1 감산부(40)는 상기 상한피크 검출부(20)에서 출력된 신호와 상한전원전압(_Vcc)을 비교, 감산하고, 상기 제1 감산부(40)의 출력단에는 제1비교부(50)가 연결되어 제1 감산부(40)의 출력신호를 오아게이트의 동작전압에 맞도록 논리 1 또는 0상태로 출력한다. 이와 마찬가지로 제2 감산부(60)는 상기 하한피크 검출부(30)에서 출력된 신호와 하한전원전압(-VEE)을 비교, 감산하고, 상기 제2 감산부(60)의 출력단에는 제2 비교부(70)가 연결되어 제2 감산부(60)의 출력신호를 오아게이트의 동작전압에 맞도록 논리 1 또는 0상태로 출력된다. 상기 제1, 제2 비교부(50)(70)의 출력값을 논리합하는 오아게이트(80)의 출력단에는 전압제어저항부(90)가 연결되어 있어, 오아게이트(80)의 출력값에 따라 상기 증폭부(10)의 궤환저항값을 가변시켜 증폭률을 변화시킨다.3 is a block diagram of the automatic gain control circuit according to the DC offset voltage of the present invention. As shown, the automatic gain control circuit of the present invention includes an amplifier 10 for amplifying a signal input through the signal input terminal IN and outputting the signal through the signal output terminal OUT. An upper limit peak detection unit 20 and a lower limit peak detection unit 30 are connected to an output terminal of the amplifier 10. The upper limit peak detection unit 20 detects an upper limit peak value of the signal output from the amplifier 10, and the lower limit peak detection unit 30 detects a lower limit peak value of the signal output from the amplification unit 10. The first subtractor 40 compares and subtracts the signal output from the upper limit peak detector 20 with the upper limit power supply voltage _Vcc, and a first comparator 50 at the output terminal of the first subtractor 40. Is connected to output the output signal of the first subtractor 40 in a logic 1 or 0 state to match the operating voltage of the oragate. Similarly, the second subtraction unit 60 compares and subtracts the signal output from the lower peak detection unit 30 with the lower limit power supply voltage (-V EE ), and compares the second subtraction unit 60 to the output terminal of the second subtraction unit 60. The unit 70 is connected to output the output signal of the second subtraction unit 60 in a logic 1 or 0 state to match the operating voltage of the oragate. A voltage control resistor unit 90 is connected to an output terminal of the oragate 80 that logically sums the output values of the first and second comparators 50 and 70. The amplification factor is changed by varying the feedback resistance value of the unit 10.

제4도는 제3도에 도시한 블록도의 상세회로도로서, 제4도를 참조하여 본 발명의 자동이득조절회로의 구성 및 동작을 보다 구체적으로 설명한다. 신호입력단(IN)을 통해 증폭부(10)로 입력된 신호는 바이패스용 콘덴서(C1)와 증폭률 설정용 저항(R1)을 통해 OP앰프(AMP1)의 반전단자(-)로 인가되고, OP앰프(AMP1)의 비반전단자(+)에는 동작점 결정용 저항(R3)을 통해 직류오프셋전압(V1)이 인가된다 OP임프(AMP1)는 상기 저항(R1)과 후술할 전압제어저항부(90)에 의해 설정된 증폭률로 입력신호를 증폭하여 신호출력단(OUT)을 통해 반전된 형태로 출력한다. 상기 증폭부(10)에서 출력된 신호는 상한피크 검출부(20)와 하한피크 검출부(30)로 각각 인가된다. 상한피크 검출부(20)에서는 제1OP앰프(Q1)를 통해 상기 증폭부(10)의 출력신호를 입력받아 콘덴서(C4)를 이용해 상한피크값을 검출한다. 이때 상기 제1OP앰프(Q1)의 반전단자(-)와 출력단에는 다이오드(D1)(D2)가 순방향으로 연결되어 있으므로 입력신호중에서 정극성(+)의 신호만을 통과시킨다. 다이오드(D2)를 거친 신호는 콘덴서(C4)에 충전되는데, 다이오드(D2)를 통해 입력된 신호가 콘덴서(C4)에 충전된 전압보다 크면 버퍼로 동작하는 제2OP앰프(Q2)에는 새로 입력된 신호가 인가된다. 또한 다이오드(D2)를 통해 입력된 신호가 콘덴서(C4)에 충전된 전압보다 작으면 상기 제2OP앰프(Q2)에는 이전에 콘덴서(C4)에 충전된 전압이 인가되므로 설정된 시간동안의 상한피크값을 검출할 수 있게 된다. 상기 제2OP앰프(Q2)는 입력된 상한피크신호를 정형하여 안정된 상태로 제1 감산부(40)로 출력하고, 상기 제1OP앰프(Q1)와 제2OP앰프(Q2)사이에 궤환연결된 콘덴서(C2)(C3)와 저항(R4)은 특성안정화를 위한 신호보상용이다.FIG. 4 is a detailed circuit diagram of the block diagram shown in FIG. 3, and the configuration and operation of the automatic gain control circuit of the present invention will be described in more detail with reference to FIG. The signal input to the amplifier 10 through the signal input terminal IN is applied to the inverting terminal (-) of the OP amplifier AMP1 through the bypass capacitor C1 and the amplification ratio setting resistor R1, and OP The DC offset voltage V1 is applied to the non-inverting terminal + of the amplifier AMP1 through the operating point determining resistor R3. The OP imp AMP1 includes the resistor R1 and a voltage control resistor (described later). 90 amplifies the input signal at the amplification factor set by the output signal in the inverted form through the signal output terminal (OUT). The signal output from the amplifier 10 is applied to the upper limit peak detection unit 20 and the lower limit peak detection unit 30, respectively. The upper limit peak detection unit 20 receives the output signal of the amplifier 10 through the first OP amplifier Q1 and detects the upper limit peak value using the capacitor C4. At this time, since the diode D1 and the diode D2 are connected to the inverting terminal (−) and the output terminal of the first OP amplifier Q1 in the forward direction, only the positive polarity (+) signal is passed among the input signals. The signal passing through the diode D2 is charged to the capacitor C4. When the signal input through the diode D2 is greater than the voltage charged to the capacitor C4, the newly input signal is input to the second OP amplifier Q2 operating as a buffer. Signal is applied. In addition, if the signal input through the diode D2 is smaller than the voltage charged in the capacitor C4, the voltage previously charged in the capacitor C4 is applied to the second OP amplifier Q2, so the upper limit peak value for the set time is set. Can be detected. The second OP amplifier Q2 forms an input upper limit peak signal and outputs the stable upper limit peak signal to the first subtractor 40 in a stable state, and a feedback capacitor is connected between the first OP amplifier Q1 and the second OP amplifier Q2. C2) (C3) and resistor R4 are for signal compensation for stabilization of characteristics.

여기서, 상기 콘덴서(C4)양단에 연결된 스위치(SW1)는 상한피크값을 검출하는 시간을 설정하기 위해 연결한 것으로, 피크값 검출시에는 오프상태이다. 그러나 본 발명의 자동이득조절회로에 입력되는 신호가 바뀌거나, 본 발명을 적용시킨 시스템이 리세트되거나 인터럽트가 걸리면, 상기 스위치(SW1)가 온되어 콘덴서(C4)에 충전된 전압을 방전시키게 된다.Here, the switch SW1 connected across the capacitor C4 is connected to set the time for detecting the upper limit peak value, and is in an off state when the peak value is detected. However, when the signal input to the automatic gain control circuit of the present invention is changed or the system to which the present invention is applied is reset or interrupted, the switch SW1 is turned on to discharge the voltage charged in the capacitor C4. .

상기 상한피크 검출부(20)의 동작과 마찬가지로, 하한피크 검출부(30)에서는 제3OP앰프(Q3)를 통해 상기 증폭부(10)의 출력신호를 입력받아 콘덴서(C7)에 충전함으로써 설정된 시간동안의 하한피크값을 검출한다. 이때 상기 제3OP앰프(Q3)에는 다이오드(D3)(D4)가 역방향으로 연결되어 있으므로 입력신호중에서 부극성(-)의 신호만을 통과시킨다. 제4OP앰프(Q4)는 검출된 하한피크신호를 안정된 상태로 제2 감산부(60)로 출력한다. 여기서, 콘덴서(C5)(C6)와 저항(R5)은 신호보상용이고, 스위치(SW2)는 하한피크 값을 검출하는 시간을 설정하기 위해 연결한 것이다.Similar to the operation of the upper limit peak detection unit 20, the lower limit peak detection unit 30 receives the output signal of the amplifier 10 through the third OP amplifier Q3 and charges the capacitor C7 for a set time. The lower limit peak value is detected. At this time, since the diodes D3 and D4 are connected to the third OP amplifier Q3 in the reverse direction, only the negative signal of the input signal is passed. The fourth OP amplifier Q4 outputs the detected lower limit peak signal to the second subtraction unit 60 in a stable state. Here, the capacitors C5 and C6 and the resistor R5 are for signal compensation, and the switch SW2 is connected to set the time for detecting the lower limit peak value.

한편, 상기 상한피크 검출부(20)에서 출력된 상한피크신호는 상한전원전압(+Vcc)과 비교하기 위하여 저항(R6)을 통해 제5OP앰프(Q5)의 비반전단자(+)로 인가된다. 이때 상기 제5OP앰프(Q5)의 비반전단자(+)는 저항(R7)을 통해 접지되고, 그 반전단자(-)에는 동작전원의상한값(+Vcc)이 전항(R8)을 통해 인가되며, 제5OP앰프(Q5)의 출력단은 저항(R9)을 통해 반전단자(-)로 궤환되어 있다.On the other hand, the upper limit peak signal output from the upper limit peak detector 20 is applied to the non-inverting terminal (+) of the fifth OP amplifier Q5 through the resistor R6 in order to compare with the upper limit power supply voltage (+ Vcc). At this time, the non-inverting terminal (+) of the fifth OP amplifier (Q5) is grounded through the resistor (R7), the upper limit value (+ Vcc) of the operating power is applied to the inverting terminal (-) through the preceding term (R8), The output terminal of the fifth OP amplifier Q5 is fed back to the inverting terminal (−) through the resistor R9.

상기 제5OP앰프(Q5)는 입력된 상한피크신호와 동작전원의 상한값(+Vcc)을 비교, 감산하여 상한피크시호가 동작전원의 상한값(+Vcc)보다 클 경우에는 정극성(+)의 신호를 제1 비교부(50)를 구성하는 제6OP앰프(Q6)로 출력한다. 제6OP앰프(Q6)는 비반전단자(+)로 입력되는 정극성신호를 반전단자(-)에 연결된 접지전위와 비교하여 논리 1을 오아게이트(80)로 출력한다. 이 경우 상기 오아게이트(80)는 다른 입력전위에 관계없이 고전위 신호를 출력하게 되고, 이 고전위신호는 전압제어저항부(90)의 저항(R14-R16)을 거치면서 강하된 상태로 접합형 전계효과트랜지스터(Q9)(이하 JEET라 한다)의 게이트로 인가된다. 여기서, 상기 저항(R14-R16)사이에 연결된 전원전압(VB)과 드레인전압(VP)은 JEET(Q9)가 오믹영역(Ohmic Region)에서 동작되도록 설정하기 위해 연결한 것으로(제5도 참조), 상기 전원전압(VB)은 JFET(Q9)의 게이트전압을 강하시킨다.The fifth OP amplifier Q5 compares and subtracts the input upper limit peak signal with the upper limit value (+ Vcc) of the operating power supply. When the upper limit peak signal is greater than the upper limit value (+ Vcc) of the operating power supply, the positive signal (+) is applied. Is outputted to the sixth OP amplifier Q6 constituting the first comparator 50. The sixth OP amplifier Q6 compares the positive polarity signal input to the non-inverting terminal (+) with the ground potential connected to the inverting terminal (−) and outputs logic 1 to the oragate 80. In this case, the oA gate 80 outputs a high potential signal regardless of other input potentials, and the high potential signal is joined while being dropped while passing through the resistors R14-R16 of the voltage control resistor unit 90. It is applied to the gate of the type field effect transistor Q9 (hereinafter referred to as JEET). Here, the power supply voltage V B and the drain voltage V P connected between the resistors R14-R16 are connected to set the JEET Q9 to operate in the ohmic region (FIG. 5). The power supply voltage V B lowers the gate voltage of the JFET Q9.

제5도는 상기 전압제어저항부(90)에서 사용한 N채널 JFET의 특성그래프로서, 드레인전압(VDS)이 낮을 경우 JFET는 오믹영역에서 동작하게 되고, 드레인전압(VDS)이 높을 경우에는 포화영역(Saturation Region)에서 동작하게 된다. 오믹영역에서는 JFET의 게이트전압(VGS)이 높아질수록 저항(R17)을 통해 흐르는 드레인전류(ID)가 커지므로 반대로 전압제어저항부(90)의 저항값, 즉 중폭부(10)의 궤환저항값은 작아지게 된다.5 is a characteristic graph of the N-channel JFET used in the voltage control resistor unit 90. When the drain voltage V DS is low, the JFET operates in the ohmic region, and when the drain voltage V DS is high, it is saturated. It will work in the Saturation Region. In the ohmic region, as the gate voltage V GS of the JFET increases, the drain current I D flowing through the resistor R17 increases, and conversely, the resistance value of the voltage control resistor unit 90, that is, the feedback of the medium width unit 10. The resistance value becomes small.

이러한 원리에 의해 JFET(Q9)의 게이트에 고전위신호가 인가되면, 드레인전류(ID)가 많이 흐르므로 전압제어저항부(90)의 저항값은 작아진다. 이 작아진 저항값을 증폭부(10)의 궤환저항으로 이용하면, 증폭부(10)의 증폭률(전압제어저항부의 저항값/R1) 감소하므로 상기 증폭부(10)를 거친 신호는 작은 비율로 증폭된다. 그결과 동작전원의 상한값(+Vcc)보다 큰 신호가 잘리지 않고 출력되므로 상기 출력신호를 다시 증폭하면 원래의 신호를 얻을 수 있다.When a high potential signal is applied to the gate of the JFET Q9 based on this principle, the drain current I D flows a lot, so that the resistance value of the voltage control resistor unit 90 becomes small. When the smaller resistance value is used as the feedback resistance of the amplifier 10, the amplification ratio of the amplifier 10 (resistance value / R1 of the voltage control resistor) is reduced, so that the signal passing through the amplifier 10 is reduced at a small rate. Is amplified. As a result, a signal larger than the upper limit value (+ Vcc) of the operating power is not cut off and is output without being amplified again.

한편, 상기 제1 감산부(40)의 제5OP앰프(Q5)에서 상한피크신호와 동작전원의 상한값(+Vcc)을 비교, 감산하여 상한피크신호가 동자전언의 상한값(+Vcc)보다 작을 경우에는 부극성(-)의 신호를 제6OP앰프(Q6)로 출력한다. 제6OP앰프(Q6)는 상기 부극성신호를 접지전위와 비교하여 논리 0을 오아게이트(80)로 출력하고, 이 경우 상기 오아게이트(80)는 다른 입력전위에 따라 신호를 출력한다.On the other hand, in the fifth OP amplifier Q5 of the first subtraction unit 40, the upper limit peak signal and the upper limit value (+ Vcc) of the operating power source are compared and subtracted, so that the upper limit peak signal is smaller than the upper limit value (+ Vcc) of the same power. Outputs a negative signal to the sixth OP amplifier Q6. The sixth OP amplifier Q6 outputs a logic 0 to the oragate 80 by comparing the negative signal with the ground potential, and in this case, the oragate 80 outputs a signal according to another input potential.

제2 감산부(60)와 제2 비교부(70)의 동작은 상기 제1 감산부(40) 및 제1 비교부(50)에서와 마찬가지로 다음과 같다.Operations of the second subtractor 60 and the second comparator 70 are as follows in the first subtractor 40 and the first comparator 50.

상기 하한피크 검출부(30)에서 출력된 하한피크신호는 하한전원전압(-VEE)과 비교하기 위하여 저항(R10)을 통해 제7OP앰프(Q7)의 반전단자(-)로 인가된다. 이때 상기 제7OP앰프(Q7)의 비반전단자(+)에는 동작전원의 하한값(-VEE)이 저항(R11)(R12)을 통해 인가되고, 제7OP앰프(Q7)의 출력단은 저항(R13)을 통해 반전단자(-)로 궤환되어 있다.The lower limit peak signal output from the lower limit peak detection unit 30 is applied to the inverting terminal (-) of the seventh OP amplifier Q7 through the resistor R10 in order to compare with the lower limit power supply voltage (-V EE ). At this time, the lower limit value (-V EE ) of the operating power source is applied to the non-inverting terminal (+) of the seventh OP amplifier Q7 through the resistors R11 and R12, and the output terminal of the seventh OP amplifier Q7 is the resistor R13. It is fed back to inverting terminal (-) through).

상기 제7OP앰프(Q7)는 입력된 하한피크신호와 동작전원의 하한값(-VEE)을 비교, 감산하여 하한피크신호가 동작전원의 하한값(-VEE)보다 작을 경우에는 정극성신호를 제8OP앰프(Q8)로 출력한다. 제8OP앰프(Q8)는 상기 정극성신호를 반전단자(-)에 연결된 접지전위와 비교하여 논리 1을 오아게이트(80)로 출력한다. 이 경우 상기 오아게이트(80)는 다른 입력전위에 관계없이 고전위신호를 출력하게 되고, 이 고전위신호는 전압제어저항부(90)의 저항(R14-R16)과 전원전압(VB)을 거치면서 강하된 상태로 JFET(Q)의 게이트로 인가된다. 상기 게이트전압(VGS)에 의해 JFET(Q9)에는 드레인전류(ID)가 많이 흐르므로 전압제어저항부(90)의 저항값은 작아진다. 이 작아진 저항값은 증폭부(10)의 증폭률을 감속시키므로 상기 증폭부(10)를 거친 신호는 작은 비율로 증폭되고, 그결과 동작전원의 하한값(-VEE)보다 작은 신호는 잘리지 않고 출력된다.The seventh OP amplifier Q7 compares and subtracts the input lower limit peak signal and the lower limit value (-V EE ) of the operating power supply to remove the positive signal when the lower limit peak signal is smaller than the lower limit value (-V EE ) of the operating power supply. Output to 8OP amplifier Q8. The eighth OP amplifier Q8 compares the positive signal with the ground potential connected to the inverting terminal (−) and outputs logic 1 to the oragate 80. In this case, the oA gate 80 outputs a high potential signal regardless of other input potentials, and the high potential signal corresponds to the resistors R14-R16 and the power supply voltage V B of the voltage control resistor unit 90. It is applied to the gate of the JFET Q while being dropped while passing. Since a large amount of drain current I D flows through the JFET Q9 due to the gate voltage V GS , the resistance value of the voltage control resistor unit 90 becomes small. Since the smaller resistance value slows down the amplification rate of the amplifier 10, the signal passing through the amplifier 10 is amplified at a small rate, and as a result, a signal smaller than the lower limit value (-V EE ) of the operating power is not cut off. do.

한편, 상기 제7OP앰프(Q7)에서 입력된 하한피크신호와 동작전원의 하한값(-VEE)을 비교,, 감산하여 하한피크신호가 동작전원의 하한값(-VEE)보다 클 경우에는 부극성신호를 제8OP앰프(Q8)로 출력한다. 제8OP앰프(Q8)는 상기 부극성신호를 접지전위와 비교하여 논리 0을 오아게이트(80)로 출력한다. 이때 검출된 상한피크값과 하한피크값이 모두 전원전압(+VCC, -VEE)을 벗어나지 않을 경우에는 상기 오아게이트(80)의 다른쪽 입력전위가 논리 0이 되므로 오아게이트(80)는 저전위신호를 출력하게 된다. 이 저전위신호는 전압제어저항부(90)의 저항(R14-R16)과 전원전압(VB)을 거치면서 강하된 상태로 JFET(Q9)의 게이트로 인가된다. 상기 게이트전압(VGS)에 의해 JFET(Q9)에 흐르는 드레인전류(ID)량은 작아지고, 전압제어저항부(90)의 JFET(Q9)는 미리 설정해둔 고정된 저항값으로 동작하므로 증폭부(10) 역시 고정된 증폭률로 신호를 증폭하게 된다.On the other hand, in the negative polarity to said first subtracting 7OP ,, amp comparison (Q7) the lower the peak signal and the minimum value of the operating power source (-V EE) at the input when the lower peak signal is greater than the lower limit value of the operating power source (-V EE) The signal is output to the eighth OP amplifier Q8. The eighth OP amplifier Q8 compares the negative signal with the ground potential and outputs a logic 0 to the oragate 80. At this time, when the detected upper and lower peak values do not deviate from the power supply voltages (+ V CC and -V EE ), the other input potential of the oragate 80 becomes a logic 0, so the oragate 80 is The low potential signal is output. The low potential signal is applied to the gate of the JFET Q9 while being dropped while passing through the resistors R14-R16 of the voltage control resistor unit 90 and the power supply voltage V B. The amount of drain current I D flowing through the JFET Q9 is reduced by the gate voltage V GS , and the JFET Q9 of the voltage control resistor unit 90 operates at a fixed resistance value set in advance. The unit 10 also amplifies the signal at a fixed amplification rate.

이상에서와 같이 본 발명은 직류오프셋전압이 존재 또는 변화하여 신호의 일부가 전원전압의 상한값과 하한값을 초과하면 자동으로 이득을 감소시켜 신호가 잘리지 않도록 하므로 원래의 신호를 정확하게 전송할 수 있는 효과가 있다.As described above, according to the present invention, when a part of the signal exceeds the upper limit value and the lower limit value of the power supply voltage due to the presence or change of the DC offset voltage, the gain is automatically reduced so that the signal is not cut. .

Claims (7)

소정의 증폭률로 입력시호를 증폭하여 전송하는 증폭장치에 있어서, 상기 증폭장치에서 출력된 신호의 상한피크값을 검출하여 동작전원의 상한값과 비교하는 상한피크 검출수단과; 상기 증폭장치에서 출력된 신호의 하한피크값을 검출하여 동작전원의 하한값과 비교하는 하한피크 검출수단과; 상기 상판피크 검출수단과 하한피크 검출수단의 출력신호를 논리합하는 논리소자와; 상기 논리소자의 출력신호에 따라 상기 증폭장치의 궤환저항값을 가변시켜 증폭률을 변화시키는 전압제어저항부를 포함하는 것을 특징으로 하는 직류오프셋전압에 의한 자동이득조절회로.An amplifying apparatus for amplifying and transmitting an input signal at a predetermined amplification rate, the amplifying apparatus comprising: an upper limit peak detecting means for detecting an upper limit peak value of a signal output from the amplifying apparatus and comparing it with an upper limit value of an operating power source; Lower limit peak detection means for detecting a lower limit peak value of the signal output from the amplifier and comparing it with a lower limit value of an operating power supply; A logic element for logically combining the output signals of the upper peak detection means and the lower limit peak detection means; And a voltage control resistor for varying the amplification ratio by varying the feedback resistance value of the amplifier according to the output signal of the logic element. 제1항에 있어서, 상기 상한피크 검출수단은 상기 증폭장치에서 출력된 신호의 상한피크 값을 검출하는 상한피크 검출부와; 상기 상한피크 검출부의 출력신호와 동작전원의 상한값을 비교, 감산하는 제1 감산부와; 제1 감사부의 출력신호를 논리소자의 동작전압에 맞도록 논리 1 또는 0 상태로 출력하는 제1 비교부로 구성하는 것을 특징으로 하는 직류오프셋전압에 의한 자동이득조절회로.2. The apparatus of claim 1, wherein the upper limit peak detection means comprises: an upper limit peak detector for detecting an upper limit peak value of a signal output from the amplifying apparatus; A first subtraction unit for comparing and subtracting an output signal of the upper limit peak detection unit with an upper limit value of an operating power source; And a first comparator for outputting an output signal of the first auditor to a logic 1 or 0 state in accordance with an operating voltage of the logic element. 제2항에 있어서, 상기 상한피크 검출부는 증폭장치의 출력신호를 입력받는 제1증폭기와; 제1증폭기의 입출력단에 순방향으로 연결되어 정극성신호만을 통과시키는 제1, 제2다이오드와; 제2다이오드를 거친 신호를 충전하여 소정시간동안의 상한피크값을 검출하는 콘덴서와; 상기 상한피크값을 입력받아 버퍼로 동작하는 제2증폭기와; 상기 콘덴서 양단에 연결되어 상한피크값을 검출하는 시간을 설정하는 스위치를 포함하는 것을 특징으로 하는 직류오프셋전압에 의한 자동이득조절회로.3. The apparatus of claim 2, wherein the upper limit peak detector comprises: a first amplifier configured to receive an output signal of an amplifying apparatus; First and second diodes connected in a forward direction to an input and output terminal of the first amplifier and passing only a positive signal; A capacitor which charges a signal passed through the second diode to detect an upper peak value for a predetermined time; A second amplifier configured to receive the upper limit peak value and operate as a buffer; And a switch connected to both ends of the capacitor to set a time for detecting an upper limit peak value. 제1항에 있어서, 상기 하한피크 검출수단은 상기 증폭장치에서 출력된 신호의 하한피크값을 검출하는 하한피크 검출부와; 상기 하한피크 검출부의 출력신호와 동작전원의 하한값을 비교, 감산하는 제2 감산부와; 제2 감산부의 출력신호를 논리소자의 동작전압에 맞도록 놀리 1 또는 0상태로 출력하는 제2 비교부로 구성하는 것을 특징으로 하는 직류오프셋전압에 의한 자동이득조절회로.The low limit peak detection unit of claim 1, further comprising: a lower limit peak detection unit for detecting a lower limit peak value of a signal output from the amplifier; A second subtraction unit for comparing and subtracting an output signal of the lower limit peak detection unit with a lower limit value of an operating power source; And a second comparator for outputting the output signal of the second subtractor in a no. 1 or 0 state to match the operating voltage of the logic element. 제4항에 있어서, 상기 하한피크 검출부는 증폭장치의 출력신호를 입력받는 제3증폭기와; 제3증폭기의 입출력단에 역방향으로 연결되어 부극성신호만을 통과시키는 제3, 제4다이오드와; 제4다이오드를 거친 신호를 충전하여 소정시간동안의 하한피크값을 검출하는 콘덴서와; 상기 하한피크값을 입력받아 버퍼로 동작하는 제4증폭기와; 상기 콘덴서 양단에 연결되어 하한피크값을 검출하는 시간을 설정하는 스위치를 포함하는 것을 특징으로 하는 직류오프셋전압에 의한 자동이득조절회로.5. The apparatus of claim 4, wherein the lower peak detection unit comprises: a third amplifier receiving an output signal of the amplifying apparatus; Third and fourth diodes connected to the input / output terminals of the third amplifier in a reverse direction to pass only the negative signal; A capacitor which charges a signal passed through the fourth diode to detect a lower peak value for a predetermined time; A fourth amplifier configured to receive the lower peak value and operate as a buffer; And a switch connected to both ends of the capacitor to set a time for detecting a lower peak value. 제1항에 있어서, 상기 전압제어저항부는 상기 논리소자의 출력신호를 소정레벨로 강하시키기 위해 연결한 질류전원과; 상기 직류전원에 의해 강하된 게이트전압에 따라 동작하여 저항값이 가변되는 접합형 전계효과트랜지스터를 포함하는 것을 특징으로 하는 직류오프셋전압에 의한 자동이득조절회로.2. The apparatus of claim 1, wherein the voltage control resistor unit comprises: a galvanic power source connected to drop the output signal of the logic element to a predetermined level; And a junction type field effect transistor having a variable resistance value by operating in response to a gate voltage dropped by the DC power supply. 제6항에 있어서, 상기 접합형 전계효과트랜지스터는 오믹영역에서 동작되도록 드레인전압을 낮은 레벨로 공급하도록 한 것을 특징으로 하는 질류오프셋전압에 의한 자동이득조절회로.7. The automatic gain control circuit according to claim 6, wherein the junction field effect transistor is configured to supply a drain voltage at a low level to operate in an ohmic region.
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