KR100190004B1 - Earth line circuit for semiconductor device - Google Patents
Earth line circuit for semiconductor device Download PDFInfo
- Publication number
- KR100190004B1 KR100190004B1 KR1019950066853A KR19950066853A KR100190004B1 KR 100190004 B1 KR100190004 B1 KR 100190004B1 KR 1019950066853 A KR1019950066853 A KR 1019950066853A KR 19950066853 A KR19950066853 A KR 19950066853A KR 100190004 B1 KR100190004 B1 KR 100190004B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor device
- ground line
- main
- line
- ground
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000010586 diagram Methods 0.000 description 8
- 230000006866 deterioration Effects 0.000 description 6
- 239000012535 impurity Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명에 따른 반도체 장치의 접지선 회로는, 주접지선과, 주접지선으로부터 분기되는 각각의 부접지선들을 갖는 반도체 장치의 접지선 회로이다. 여기서, 주접지선과 전원 공급선 사이, 및 각각의 부접지선과 전원 공급선 사이에는, 역바이어스에 의하여 턴-온되는 PMOS트랜지스터 및 다이오드 중에서 적어도 어느 하나가 연결된다.The ground line circuit of the semiconductor device according to the present invention is a ground line circuit of a semiconductor device having a main ground line and respective sub-ground lines branched from the main ground line. Here, at least one of a PMOS transistor and a diode turned on by reverse bias is connected between the main ground line and the power supply line, and between each of the sub-ground lines and the power supply line.
Description
제1도는 종래기술의 일예에 의한 반도체 장치의 접지선 회로도.1 is a ground line circuit diagram of a semiconductor device according to one example of the prior art.
제2도는 종래기술의 다른 예에 의한 반도체 장치의 접지선 회로도.2 is a ground line circuit diagram of a semiconductor device according to another example of the prior art.
제3도는 본 발명의 제1실시예에 의한 반도체 장치의 접지선 회로도.3 is a ground line circuit diagram of a semiconductor device according to the first embodiment of the present invention.
제4도는 본 발명의 제2실시예에 의한 반도체 장치의 접지선 회로도.4 is a ground line circuit diagram of a semiconductor device according to a second embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
31 : 반도체 장치 33 : 주접지선31 semiconductor device 33 main ground wire
35 : 부접지선들 37 : PMOS트랜지스터35: sub-ground lines 37: PMOS transistor
47 : 다이오드47: Diode
본 발명은 반도체 장치의 접지선 회로에 관한 것으로서, 특히 반도체 메모리 장치의 접지선 회로에 관한 것이다.The present invention relates to a ground line circuit of a semiconductor device, and more particularly to a ground line circuit of a semiconductor memory device.
반도체 메모리 장치가 나열된 웨이퍼에 반도체 소자를 형성하기 위하여 강한 플라즈마(Plasma)를 이용하여 불순물 이온을 주사하게 되는데, 이 때 주사되는 불순물 이온은 웨이퍼의 가장자리에 위치한 반도체 메모리 장치보다는 중앙에 위치한 반도체 메모리 장치에 강하게 집속되는 현상이 있다. 이로 인하여 웨이퍼 중앙에 위치한 반도체 메모리 장치의 모스트랜지스터의 게이트에는 양극전압이 유기되어 모스트랜지스터의 문턱전압(Threshold vlotage)의 특성이 변화하거나 또는 모스트랜지스터의 여러 가지 특성이 저하되는 결과를 초래하게 된다.In order to form a semiconductor device on a semiconductor wafer in which a semiconductor memory device is listed, impurity ions are scanned using a strong plasma, wherein the impurity ions to be scanned are located at the center of the semiconductor memory device rather than the semiconductor memory device located at the edge of the wafer. There is a strong focus on the phenomenon. As a result, an anode voltage is induced at the gate of the MOS transistor of the semiconductor memory device located at the center of the wafer, resulting in a change in the characteristics of the threshold voltage of the MOS transistor or deterioration of various characteristics of the MOS transistor.
이러한 현상에 따른 소자들의 특성 저하를 방지하기 위하여, 반도체 메모리 장치의 주접지선(main Vss line)에 역다이오드 또는 트랜지스터를 연결하여 사용하고 있다. 역다이오드 또는 트랜지스터에 의하여 강한 플라즈마에 의한 모스트랜지스터들의 특성저하 또는 문턱전압특성 변화현상을 방지할 수 있을 뿐만 아니라 강한 역바이어스(Negative Bias)가 상기 주접지선에 유입되더라도 상기 역다이오드 또는 트랜지스터들을 통해서 역바이어스를 통과(bypass)시킴으로써 상기 주접지선에 연결된 소자들을 보호할 수가 있다. 그러나 역바이어스로 인해 주접지선과 연결된 부접지선들에 연결된 소자들도 영향을 받을 수 있기 때문에 이를 방지하기 위한 방법이 절실히 요구되고 있는 상황이다.In order to prevent deterioration of the characteristics of the devices due to this phenomenon, an inverted diode or a transistor is connected to a main ground line of the semiconductor memory device. Not only can the reverse diodes or transistors prevent the decrease of characteristics of the transistors or the threshold voltage characteristic change due to the strong plasma, but also the reverse diodes or transistors may be reversed even if a strong negative bias flows into the main ground line. Bypassing the bias protects the devices connected to the main ground line. However, since the reverse bias may affect the devices connected to the main ground line and the sub-ground lines, there is an urgent need for a method for preventing this.
제1도는 종래기술의 일예에 의한 반도체 장치의 접지선 회로도를 나타낸다. 반도체 장치(11)의 상단과 하단에 주접지선들(13)이 형성되어있고 각 주접지선(13)에 PMOS트랜지스터들(15)이 연결되어 있다. 상기 PMOS트랜지스터들(15)은 상기 주접지선들(13)에 강한 역바이어스가 유입되면 이 역바이어스를 상기 PMOS트랜지스터들(15)의 내부로 흘려서 소모하는 역할을 감당한다.1 shows a ground line circuit diagram of a semiconductor device according to an example of the prior art. Main ground lines 13 are formed at upper and lower ends of the semiconductor device 11, and PMOS transistors 15 are connected to the main ground lines 13. When the strong reverse bias flows into the main ground lines 13, the PMOS transistors 15 play the role of draining the reverse bias into the PMOS transistors 15.
제2도는 종래기술의 다른 예에 의한 반도체 장치의 접지선 회로도이다. 제2도의 구조와 작용은 제1도와 같고, 다만 PMOS트랜지스터 대신에 다이오드(25)가 역으로 연결되어 있는 것이 다른 점이다.2 is a ground line circuit diagram of a semiconductor device according to another example of the prior art. The structure and operation of FIG. 2 are the same as those of FIG. 1 except that the diode 25 is connected inversely instead of the PMOS transistor.
상술한 종래의 반도체 장치는 단지 주접지선에만 연결된 PMOS트랜지스터들 또는 역다이오드들을 가지고 있어서, 만일 역바이어스가 상기 PMOS트랜지스터들 또는 역다이오드들에 의해 다 소모되지 못하고 주접지선에 연결된 부접지선에까지 흐르게 될 경우 상기 부접지선에 연결된 여러 소자들은 상기 역바이어스에 의해 특성이 저하될 수가 있다.The conventional semiconductor device described above has PMOS transistors or inverted diodes connected only to the main ground line, so that if the reverse bias is not exhausted by the PMOS transistors or inverted diodes, it flows to the sub-ground line connected to the main ground line. Various elements connected to the sub-ground line may be degraded due to the reverse bias.
따라서 본 발명의 목적은 주접지선 뿐만이 아니라 부접지선에 연결된 소자들을 역바이어스로부터 신속히 보호할 수 있는 반도체 장치의 접지선 회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide a ground line circuit of a semiconductor device capable of quickly protecting not only the main ground line but also the elements connected to the sub-ground line from reverse bias.
상기 목적을 달성하기 위한 본 발명의 접지선 회로는, 주접지선과, 상기 주접지선으로부터 분기되는 각각의 부접지선들을 갖는 반도체 장치의 접지선 회로이다. 여기서, 상기 주접지선과 전원 공급선 사이, 및 상기 각각의 부접지선과 전원 공급선 사이에는, 역바이어스에 의하여 턴-온되는 PMOS트랜지스터 및 다이오드 중에서 적어도 어느 하나가 연결된다.The ground line circuit of the present invention for achieving the above object is a ground line circuit of a semiconductor device having a main ground line and respective sub-ground lines branched from the main ground line. Here, at least one of a PMOS transistor and a diode turned on by reverse bias is connected between the main ground line and the power supply line, and between the respective sub-ground lines and the power supply line.
본 발명의 접지선 회로에 의하면, 상기 전원 공급선과 상기 접지선들 사이에 연바이어스가 인가되더라도, 상기 PMOS트랜지스터들 및/또는 다이오드들이 모두 턴-온되므로, 상기 주접지선 뿐만 아니라 상기 부접지선들에 연결된 소자들을 상기 역바이어스로부터 신속히 보호할 수 있다. 이에 따라, 상기 역바이어스로 인하여 상기 반도체 장치의 모든 소자들의 특성이 저하되는 것을 방지할 수 있다.According to the ground line circuit of the present invention, even if a soft bias is applied between the power supply line and the ground lines, all of the PMOS transistors and / or diodes are turned on, so that the device connected to the sub-ground lines as well as the main ground line. Can be quickly protected from the reverse bias. Accordingly, it is possible to prevent deterioration of the characteristics of all the elements of the semiconductor device due to the reverse bias.
이하, 실시예들을 통하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail through examples.
제3도는 본 발명의 제1실시예에 의한 반도체 장치의 접지선 회로도를 나타낸다. 반도체 장치(31)의 상단과 하단에는 주접지선(33)이 형성되어 있고 주접지선(33) 사이에 부접지선들(35)이 형성되어 있다. 그리고 주접지선(33)과 전원 공급선(미도시) 사이, 및 부접지선들(35)과 전원 공급선 사이에는, 역바이어스에 의하여 턴-온되는 PMOS트랜지스터(37)들이 연결되어 있다.3 is a circuit diagram showing the ground line of the semiconductor device according to the first embodiment of the present invention. Main ground lines 33 are formed at the upper and lower ends of the semiconductor device 31, and sub-ground lines 35 are formed between the main ground lines 33. The PMOS transistors 37 that are turned on by reverse bias are connected between the main ground line 33 and the power supply line (not shown), and between the sub-ground lines 35 and the power supply line.
전원 공급선과 상기 접지선들(33,35) 사이에 역바이어스가 인가되는 경우, PMOS트랜지스터(37)들이 모두 턴-온되므로, 주접지선(33) 뿐만 아니라 부접지선들(35)에 연결된 소자들을 역바이어스로부터 보호할 수 있다. 이에 따라, 역바이어스로 인하여 반도체 장치(31)의 모든 소자들의 특성이 저하되는 것을 방지할 수 있다.When a reverse bias is applied between the power supply line and the ground lines 33 and 35, since the PMOS transistors 37 are all turned on, the elements connected to the sub-ground lines 35 as well as the main ground line 33 are reversed. It can protect against bias. Accordingly, it is possible to prevent deterioration of the characteristics of all the elements of the semiconductor device 31 due to the reverse bias.
제4도는 본 발명의 제2실시예에 의한 반도체 장치의 접지선 회로도이다. 반도체 장치(31)의 상단과 하단에는 주접지선(33)이 형성되어 있고, 주접지선(33) 사이에 부접지선들(35)이 형성되어 있다. 그리고 주접지선(33)과 전원 공급선(미도시) 사이, 및 부접지선들(35)과 전원 공급선 사이에는, 역바이어스에 의하여 턴-온되는 다이오드(47)들이 연결되어 있다.4 is a ground line circuit diagram of a semiconductor device according to a second embodiment of the present invention. Main ground lines 33 are formed at the upper and lower ends of the semiconductor device 31, and sub-ground lines 35 are formed between the main ground lines 33. The diodes 47 turned on by the reverse bias are connected between the main ground line 33 and the power supply line (not shown), and between the sub-ground lines 35 and the power supply line.
전원 공급선과 접지선들(33,35) 사이에 역바이어스가 인가되는 경우, 다이오드(47)들이 모두 턴-온되므로, 주접지선(33) 뿐만 아니라 부접지선들(35)에 연결된 소자들을 역바이어스로부터 보호할 수 있다. 이에 따라, 역바이어스로 인하여 반도체 장치(31)의 모든 소자들의 특성이 저하되는 것을 방지할 수 있다.When the reverse bias is applied between the power supply line and the ground lines 33 and 35, the diodes 47 are all turned on, so that the elements connected to the sub-ground lines 35 as well as the main ground line 33 are removed from the reverse bias. I can protect it. Accordingly, it is possible to prevent deterioration of the characteristics of all the elements of the semiconductor device 31 due to the reverse bias.
이상 설명된 바와 같이, 본 발명에 따른 접지선 회로에 의하면, 전원 공급선과 접지선들 사이에 역바이어스가 인가되더라도, PMOS트랜지스터들 및/또는 다이오드들이 모두 턴-온되므로, 주접지선 뿐만 아니라 부접지선들에 연결된 소자들을 역바이어스로부터 신속히 보호할 수 있다. 이에 따라, 상기 역바이어스로 인하여 상기 반도체 장치의 모든 소자들의 특성이 저하되는 것을 방지할 수 있다.As described above, according to the ground line circuit according to the present invention, even if a reverse bias is applied between the power supply line and the ground lines, the PMOS transistors and / or diodes are all turned on, so that not only the main ground line but also the sub-ground lines are connected. Quickly protect connected devices from reverse bias. Accordingly, it is possible to prevent deterioration of the characteristics of all the elements of the semiconductor device due to the reverse bias.
본 발명은 상기 실시예에 한정되지 않으며, 청구범위에서 정의된 발명의 사상 및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다.The present invention is not limited to the above embodiments, and may be modified and improved by those skilled in the art within the spirit and scope of the invention as defined in the claims.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950066853A KR100190004B1 (en) | 1995-12-29 | 1995-12-29 | Earth line circuit for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950066853A KR100190004B1 (en) | 1995-12-29 | 1995-12-29 | Earth line circuit for semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970054534A KR970054534A (en) | 1997-07-31 |
| KR100190004B1 true KR100190004B1 (en) | 1999-07-01 |
Family
ID=19447478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950066853A KR100190004B1 (en) | 1995-12-29 | 1995-12-29 | Earth line circuit for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100190004B1 (en) |
-
1995
- 1995-12-29 KR KR1019950066853A patent/KR100190004B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970054534A (en) | 1997-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5508548A (en) | General protection of an integrated circuit against permanent overloads and electrostatic discharges | |
| US5491358A (en) | Semiconductor device having an isolating portion between two circuit regions | |
| KR100223888B1 (en) | Static electricity protection circuit | |
| US5760446A (en) | Electrostatic discharge structure of semiconductor device | |
| KR100222078B1 (en) | An electrostatic discharge protecting circuit formed in a minimized area | |
| US5793588A (en) | Electrostatic discharge protection circuit | |
| CA2190416A1 (en) | Electrostatic protection devices for protecting semiconductor integrated circuitry | |
| US6218881B1 (en) | Semiconductor integrated circuit device | |
| KR100190004B1 (en) | Earth line circuit for semiconductor device | |
| KR100270949B1 (en) | Esd protection circuit for protecting inner circuit | |
| US6043968A (en) | ESD protection circuit | |
| JP2970826B2 (en) | Protection circuit built-in IC and display device driving IC | |
| KR100423846B1 (en) | Electrostatic protection circuit of semiconductor device | |
| KR19980043416A (en) | ESD protection circuit | |
| KR100244294B1 (en) | Esd protection circuit | |
| KR100218148B1 (en) | Electrostatic electricity protection citcuit | |
| KR100610451B1 (en) | ESD protection circuit | |
| EP0257347B1 (en) | Semiconductor device equipped with a trench capacitor for preventing circuit misoperation | |
| KR100240274B1 (en) | Input protection circuit for semiconductor memory material | |
| KR19980058423A (en) | Antistatic Transistor | |
| KR100493006B1 (en) | Block gurad-ring structure for ESD power protction | |
| KR0158626B1 (en) | Esd protection circuit | |
| KR100661671B1 (en) | Protection circuit for electrostatic discharge in a flash memory device | |
| US5977815A (en) | Integrated CMOS circuit | |
| JP2871329B2 (en) | Semiconductor integrated circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20061221 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |