KR100610451B1 - ESD protection circuit - Google Patents

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KR100610451B1
KR100610451B1 KR1019990013256A KR19990013256A KR100610451B1 KR 100610451 B1 KR100610451 B1 KR 100610451B1 KR 1019990013256 A KR1019990013256 A KR 1019990013256A KR 19990013256 A KR19990013256 A KR 19990013256A KR 100610451 B1 KR100610451 B1 KR 100610451B1
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static electricity
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심대용
김지형
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 메모리 소자의 정전기 보호회로에 관한 것으로서, 전원전압 인가단과 시모스 게이트단 사이에 접속되는 클램프용 엔모스 트랜지스터와 전원전압 인가단과 입력패드단 사이에 접속되는 엔피엔 바이폴라소자와 시모스 게이트단과 접지전위 인가단 사이에 접속되는 시디엠 다이오드를 구비하여, 정전기 내성을 강화하고 시디엠 보호특성을 도모하여 고속동작에 따른 소자의 신뢰성을 향상시키며, 수율을 증대시키는 효과를 가진다.The present invention relates to an electrostatic protection circuit of a semiconductor memory device, comprising: an NMOS transistor for clamp connected between a power supply voltage supply terminal and a CMOS gate terminal; The CD diode is connected between the ground potential applying stages, thereby enhancing the static resistance and improving the CD protection characteristics, thereby improving the reliability of the device according to the high-speed operation and increasing the yield.

Description

정전기 보호회로{ESD protection circuit}Static electricity protection circuit {ESD protection circuit}

도 1은 종래기술에 따른 정전기 보호회로.1 is a static electricity protection circuit according to the prior art.

도 2는 본 발명의 제1 실시예에 따른 정전기 보호회로.2 is a static electricity protection circuit according to a first embodiment of the present invention.

도 3은 본 발명의 제2 실시예에 따른 정전기 보호회로.3 is a static electricity protection circuit according to a second embodiment of the present invention.

도 4는 도 2의 정전기 보호회로의 단면도.4 is a cross-sectional view of the static electricity protection circuit of FIG.

도 5는 도 3의 정전기 보호회로의 단면도.5 is a cross-sectional view of the static electricity protection circuit of FIG.

도 6은 도 1과 도 2 그리고 도 3의 입력 전압/전류 특성곡선.6 is an input voltage / current characteristic curve of FIGS. 1, 2, and 3;

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

1 : 패드 3 : 피앤피 바이폴라 소자1: pad 3: P & P bipolar element

5, 13: 엔피엔 바이폴라 소자 7 : 저항5, 13: n-Pen bipolar element 7: resistance

9, 15 : 엔모스 트랜지스터 11 : 시모스 회로9, 15: NMOS transistor 11: CMOS circuit

17 : 시디엠 저항 19 : 시디엠 다이오드17: cdm resistor 19: cdm diode

본 발명은 반도체 메모리 소자의 정전기 보호회로에 관한 것으로, 보다 상세하게는 소자의 고속동작에 따른 입력회로의 정전기 및 시디엠 특성을 개선하여 소 자의 신뢰성을 향상시키기 위한 정전기 보호회로에 관한 것이다.The present invention relates to an electrostatic protection circuit of a semiconductor memory device, and more particularly, to an electrostatic protection circuit for improving the reliability of the device by improving the static electricity and the CD characteristics of the input circuit according to the high-speed operation of the device.

현재 사용되고 있는 정전기 보호회로는 도 1에 도시된 바와같이 패드(1)로 입력되는 정전기로부터 입력 시모스 회로(11)를 보호하기 위해 엔피엔 바이폴라 소자(5)와 저항(7) 그리고 게이트가 그라운드(Vss)에 접지된 엔모스 트랜지스터(9)와 입력전압이 Vcc 이상에서 클램핑하는 피엔피 바이폴라 소자(3)로 구성된다.Currently, the static electricity protection circuit is used in order to protect the input CMOS circuit 11 from static electricity input to the pad 1 as shown in FIG. 1. An NMOS transistor 9 grounded at Vss) and a PNP bipolar element 3 whose input voltage is clamped at Vcc or more.

일반적으로 디램소자의 동작전원(Vcc)의 입력 포지티브 전압특성(VIHH)은 대략 Vcc(3.3V)+1.5V로 4.8V 정도까지 신뢰성을 요구하고 있으나, 도 1에서와 같은 구조에서는 입력전압이 대략 Vcc+0.6V 이상일 때 피엔피 바이폴라 소자(3)의 P+(Input)-N(N-Well) 정션에 포워드(Forward) 턴온되어, 입력패드(1)에서 Vcc단으로 지수함수적인 커런트 패스가 형성되어, 고속동작시 입력전압의 스위칭 특성(입력 High=VIHH에서 Low=VILL 레벨로 트랜지션)이 저하됨으로 회로의 오동작을 유발시키는 문제가 발생된다.In general, the input positive voltage characteristic (VIHH) of the operating power (Vcc) of the DRAM device is about Vcc (3.3V) + 1.5V, requiring reliability up to about 4.8V. However, in the structure as shown in FIG. When Vcc + 0.6V or more, the P + (Input) -N (N-Well) junction of the PNP bipolar device 3 is turned on forward to form an exponential current path from the input pad 1 to the Vcc stage. As a result, the switching characteristic of the input voltage (transition from the input High = VIHH to Low = VILL level) is degraded during high speed operation, causing a malfunction of the circuit.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위한 것으로, 종래회로의 피엔피 바이폴라 소자에 대신하여 엔피엔 바이폴라 소자를 전원전압 인가단에 바이어스시키고, 그라운드 포지티브 잽핑 모드의 커런트 패스를 분산시키기 위하여 엔피엔 바이폴라 소자를 그라운드에 바이어스시키며, 종래회로의 엔모스 트랜지스터를 동작전원 클램프용 엔모스 트랜지스터로 대체하여 종래의 회로구성과 동일한 면적에서 정전기 보호특성을 강화시키고 시디렘 보호특성을 향상시킨 정전기 보호회로를 제공함에 그 목적이 있다. The present invention is to solve the problems of the prior art as described above, in order to bias the ENP bipolar device to the power supply voltage supply stage in place of the PNP device of the conventional circuit, and to distribute the current path of the ground positive chipping mode Electrostatic protection that enhances the electrostatic protection and improves the CD-ROM protection in the same area as the conventional circuit configuration by biasing the NPI bipolar element to the ground and replacing the NMOS transistor of the conventional circuit with the NMOS transistor for the operating power clamp. The purpose is to provide a circuit.                         

상기한 목적 달성을 위한 본 발명의 제1 실시예에 따른 정전기 보호회로는 베이스영역이 접지전압 인가단에 연결되어 입력 패드에 인가되는 정전기를 전원전압 인가단으로 분산출력하는 제1 엔피엔 바이폴라 소자와;
베이스영역이 상기 접지전압 인가단에 연결되어 상기 입력 패드에 인가되는 정전기를 상기 접지전압 인가단으로 분산출력하는 제2 엔피엔 바이폴라 소자와;
상기 입력 패드와 시모스 회로의 게이트단 사이에 연결되어 제2 엔피엔 바이폴라 소자의 턴온타임을 유지시키는 저항과;
소오스가 상기 전원전압 인가단에 접속되고, 게이트와 드레인이 공통연결되어 상기 입력 패드에 접속되어 상기 입력 패드에 인가된 정전기의 전압이 일정레벨 이상일 때 턴온되어 전원전압 클램핑동작을 수행하는 엔모스 트랜지스터를 구비함을 특징으로 한다.In the static electricity protection circuit according to the first embodiment of the present invention for achieving the above object, the base region is connected to a ground voltage applying end, and the first n-Pen bipolar element distributes and outputs the static electricity applied to the input pad to the power supply voltage applying end. Wow;
A second NPN bipolar element having a base region connected to the ground voltage applying terminal and distributing static electricity applied to the input pad to the ground voltage applying terminal;
A resistor connected between the input pad and a gate terminal of a CMOS circuit to maintain turn-on time of a second NPP bipolar element;
An NMOS transistor having a source connected to the power supply voltage applying terminal, a gate and a drain connected in common, connected to the input pad, and turned on when a voltage of the static electricity applied to the input pad is higher than or equal to a predetermined level to perform a power supply voltage clamping operation. Characterized in having a.

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본 발명의 제2 실시예에 따른 정전기 보호회로는 제1 실시예의 이·에스·디 저항과 시모스 게이트단 사이에 접속되는 시디엠 저항과 시모스 게이트단과 접지전위단 사이에 연결되는 시디엠 다이오드를 추가하여 정전기 보호특성 및 시디엠 보호특성을 강화시키기 위한 정전기 보호회로를 제공함에 그 목적이 있다.The static electricity protection circuit according to the second embodiment of the present invention further includes a CD resistor connected between the ESD resistor and the CMOS gate terminal of the first embodiment, and a CD diode connected between the CMOS gate terminal and the ground potential terminal. The purpose of the present invention is to provide an electrostatic protection circuit for enhancing the electrostatic protection characteristics and the CD protection characteristics.

상기한 목적 달성을 위한 본 발명의 제2 실시예에 따른 정전기 보호회로는 베이스영역이 접지전압 인가단(Vss)에 연결되어 입력 패드에 인가되는 정전기를 외부전원 인가단(Vext)으로 분산출력하는 제1 엔피엔 바이폴라 소자와;
베이스영역이 상기 접지전압 인가단(Vss)에 연결되어 상기 입력 패드에 인가되는 정전기를 상기 접지전압 인가단(Vss)으로 분산출력하는 제2 엔피엔 바이폴라 소자와;
상기 입력 패드와 시모스 회로의 게이트단 사이에 연결되고 정전기 방전시 상기 제2 엔피엔 바이폴라소자의 턴온타임을 유지시키는 정전기 보호용 저항과;
소오스가 동작전원(qVcc)에 접속되고, 게이트와 드레인이 공통연결되어 상기 입력 패드에 접속되어 상기 입력 패드에 인가된 정전기의 전압이 일정레벨 이상일 때 턴온되어 동작전원 클램핑동작을 수행하는 엔모스 트랜지스터와;
상기 정전기 보호용 저항과 상기 시모스 회로의 게이트단 사이에 접속되는 시디엠 보호용 폴리저항과;
상기 시디엠 보호용 폴리저항과 접지전압 인가단(qVss) 사이에 접속되어 시디엠으로부터 시모스 회로를 보호하는 시디엠 다이오드를 구비함을 특징으로 한다.In the static electricity protection circuit according to the second embodiment of the present invention for achieving the above object, the base region is connected to the ground voltage applying terminal (Vss) to distribute the static electricity applied to the input pad to the external power supply applying terminal (Vext). A first N-Pene bipolar element;
A second NPP bipolar element having a base region connected to the ground voltage applying terminal (Vss) for distributing static electricity applied to the input pad to the ground voltage applying terminal (Vss);
A resistance for electrostatic protection connected between the input pad and the gate terminal of the CMOS circuit and maintaining a turn-on time of the second NPN bipolar element during electrostatic discharge;
An NMOS transistor, whose source is connected to an operating power source qVcc, a gate and a drain are commonly connected, connected to the input pad, and turned on when a voltage of static electricity applied to the input pad is higher than or equal to a predetermined level to perform an operating power clamping operation. Wow;
A polyimide protection poly resistor connected between the electrostatic protection resistor and the gate terminal of the CMOS circuit;
And a CD diode connected between the poly resistor for protecting the CD and the ground voltage applying terminal qVss to protect the CMOS circuit from the CD.

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상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이하, 첨부도면을 참조하여 본 발명의 제1 실시예와 제2 실시예를 상세히 설명하면 다음과 같다.Hereinafter, a first embodiment and a second embodiment of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 제1 실시예에 따른 정전기 보호회로는 도 2에 도시된 바와같이 입력 시모스 회로(11)를 보호하기 위해 입력패드(1)와 전원전압(Vcc) 인가단 사이에 Vcc로 바이어스된 엔피엔 바이폴라 소자(13)와, 입력패드(1)와 접지전압(Vss) 인가단 사이에 Vss로 바이어스된 엔피엔 바이폴라 소자(5)를 구비하여, 각 베이스 단자를 접지전압(Vss) 인가단에 접지시키고 상기 Vss로 바이어스된 엔피엔 바이폴라 소자(5)의 턴온시간을 유지하기 위해 입력패드(1)와 입력 시모스 회로(11)의 게이트단자 사이에 저항(7)을 삽입하며, 일정레벨 이상의 입력전압을 전원전압(Vcc) 인가 단으로 패스시키기 위해 Vcc 클램프용 엔모스 트랜지스터(15)를 입력 시모스 회로(11)의 게이트단자와 전원전압 인가단 사이에 구비하여, 게이트를 입력 시모스 회로(11)의 게이트단자에 연결한 것이다.The static electricity protection circuit according to the first embodiment of the present invention has an Np biased to Vcc between the input pad 1 and the power supply voltage Vcc applying end to protect the input CMOS circuit 11 as shown in FIG. An n-bipolar element 13 and an n-pi bipolar element 5 biased at Vss between the input pad 1 and the ground voltage Vss application terminal are provided, and each base terminal is connected to the ground voltage Vss application terminal. A resistor 7 is inserted between the input pad 1 and the gate terminal of the input CMOS circuit 11 to ground and maintain the turn-on time of the ENP bipolar element 5 biased to Vss. An NMOS transistor 15 for a Vcc clamp is provided between the gate terminal of the input CMOS circuit 11 and the power supply voltage application terminal to pass a voltage to the power supply voltage Vcc application terminal, and the gate is input to the input CMOS circuit 11. It is connected to the gate terminal of.

먼저, Vcc 클램프용 엔모스 트랜지스터(15)는 입력단의 전압이 Vcc+Vt(엔모스형 트랜지스터의 문턱전압)보다 높은 레벨에서 턴온되어 도 6의 B에 도시된 바와같이 종래의 정전기 보호회로 보다 입력 시모스 회로(11)로 인가되는 전류값을 감소시킨다.First, the Vcc clamp NMOS transistor 15 is turned on at a level higher than Vcc + Vt (threshold voltage of the NMOS transistor) so that the input voltage is higher than that of the conventional static electricity protection circuit as shown in FIG. The current value applied to the CMOS circuit 11 is reduced.

또한, Vcc로 바이어스된 엔피엔 바이폴라 소자(13)와 Vss로 바이어스된 엔피엔 바이폴라 소자(5)는 정전기 보호를 위한 소자로 높은 전압이 인가되는 경우 Vcc와 Vss 단으로 전류를 분산시켜 정전기 내성을 강화한다.In addition, the ENFIEN bipolar element 13 biased with Vcc and the ENFIEN bipolar element 5 biased with Vss are for electrostatic protection. When a high voltage is applied, current is distributed to Vcc and Vss stages to prevent static Strengthen.

본 발명은 Vcc로 바이어스된 엔피엔 바이폴라 소자(13)와 Vss로 바이어스된 엔피엔 바이폴라 소자(5)의 베이스 영역을 도우핑되지 않은 P형 기판으로 형성하여 정션 커패시턴스 값을 감소시키고 입력핀의 커패시턴스를 효과적으로 줄일 수 있는 장점이 있다.The present invention forms a base region of an N-doped bipolar element 13 biased with Vcc and an N- bias bipolar element 5 biased with Vss as an undoped P-type substrate to reduce junction capacitance and reduce capacitance of an input pin. There is an advantage that can be effectively reduced.

도 4는 도 2의 정전기 보호회로의 단면도이며, 도 3은 본 발명의 제2 실시예에 따른 정전기 보호회로를 나타낸 것이다.4 is a cross-sectional view of the static electricity protection circuit of FIG. 2, and FIG. 3 shows a static electricity protection circuit according to a second embodiment of the present invention.

도 5에 도시된 바와같이 P형 기판위 외부전원(Vext) 인가단과 패드단(1) 사이에 외부전원(Vext)으로 바이어스된 엔피엔 바이폴라 소자(13)와, 패드단(1)과 접지전압(Vss) 사이에 Vss로 바이어스된 엔피엔 바이폴라 소자(5)를 구성하고, 패드단(1)에 정전기 보호용 저항(7)을 구비하며, P형 기판위 P형 이온을 주입한 P-Well 위에 동작전원(qVcc) 클램프용 엔모스 트랜지스터(15)를 동작전원(qVcc) 인가단과 정전기 보호용 저항(7) 출력단 사이에 구비한다.As shown in FIG. 5, the ENP bipolar element 13 biased by the external power supply Vext between the external power supply Vext on the P-type substrate and the pad end 1, the pad end 1, and the ground voltage. An n-Pen bipolar element 5 biased to Vss between (Vss), a resistor 7 for electrostatic protection at the pad end 1, and a P-Well implanted with P-type ions on a P-type substrate. An NMOS transistor 15 for operating power supply qVcc clamp is provided between the operating power supply qVcc application terminal and the output terminal of the electrostatic protection resistor 7.

또한, 정전기 보호용 저항(7) 출력단과 시모스 회로(11) 게이트단자 사이에 시디엠 보호용 폴리저항(17)을 구비하고, 상기 시모스 회로(11) 게이트단자와 접지전압(qVss) 인가단 사이에 시디엠 다이오드(19)를 구비하여, 시디엠 특성 및 핀 커패시턴스 그리고 포지티브 입력전압(VIHH)에 대한 스위칭 특성을 개선한다.In addition, a CD protection poly resistor 17 is provided between the output terminal of the resistor 7 for static electricity protection and the gate terminal of the CMOS circuit 11, and a CD resistor is provided between the gate terminal of the CMOS circuit 11 and the terminal for applying the ground voltage qVss. An M diode 19 is provided to improve the CD characteristics, pin capacitance and switching characteristics for the positive input voltage VIHH.

여기서, 엔피엔 바이폴라 소자(5, 13)는 베이스영역을 공통으로 그라운드(Vss)에 접속하고, 시디엠 다이오드(19)의 게이트단자를 접지전압(qVss) 인가단에 접속한다.Here, the NP bipolar elements 5 and 13 connect the base region to ground Vss in common, and the gate terminal of the CD diode 19 to the ground voltage qVss application terminal.

먼저, 클램프용 엔모스 트랜지스터(15)는 입력단의 전압이 Vcc+Vt보다 높은 레벨로 증가시 턴온되어 도 6에 도시된 바와같이 적은 전류를 시모스 회로(11)로 인가시킨다.First, the clamp NMOS transistor 15 is turned on when the voltage at the input terminal increases to a level higher than Vcc + Vt to apply a small current to the CMOS circuit 11 as shown in FIG.

외부전원(Vext)으로 바이어스된 엔피엔 바이폴라 소자(13)와 Vss로 바이어스된 엔피엔 바이폴라 소자(5)는 정전기 보호소자로 높은 전압이 인가된 경우 외부전원(Vext) 인가단과 접지전압(Vss) 인가단으로 전류를 분산시켜 정전기 내성을 강화한다.The ENP bipolar device 13 biased by the external power supply Vext and the ENP bipolar device 5 biased by Vss are applied to the external power supply Vext and the ground voltage Vss when a high voltage is applied as an electrostatic protection device. The current is distributed to the applied stage to enhance static resistance.

또한, 본 발명의 제2 실시예에 따른 정전기 보호회로는 시디엠 개선을 위해 접지전압 인가단에 게이트단자를 접속시킨 시디엠 다이오드(19)와 시디엠 저항(17)을 추가하고, 피모스 Pick-up을 위한 qVcc 파워라인을 클램프용 엔모스 트랜지스터와 연결하여, qVcc를 통해 충전되는 전하들이 클램프용 엔모스 트랜지스터를 통해 패드로 전달되도록 한다.In addition, in the static electricity protection circuit according to the second embodiment of the present invention, a CD diode (19) and a CD resistor (17) connecting a gate terminal to a ground voltage applying terminal are added to improve the CD, and the PMOS pick The qVcc power line for -up is connected to the clamp NMOS transistor so that the charges charged through qVcc are transferred to the pad through the clamp NMOS transistor.

도 5는 도 3의 정전기 보호회로의 단면도를 나타낸다.5 is a cross-sectional view of the static electricity protection circuit of FIG. 3.

이상에서 살펴본 바와 같이, 본 발명에 따른 정전기 보호회로는 메모리 소자의 고속화와 집적도의 증가에 따라 야기되는 입력회로의 보호문제를 효과적으로 개선하여, 안정적인 소자 특성과 신뢰성 향상을 도모하고, 수율향상을 높이는 효과가 있다.As described above, the electrostatic protection circuit according to the present invention effectively improves the protection problems of the input circuit caused by the increase in the speed and the integration of the memory device, thereby improving the stable device characteristics and reliability, and improving the yield. It works.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (7)

베이스영역이 접지전압 인가단에 연결되어 입력 패드에 인가되는 정전기를 전원전압 인가단으로 분산출력하는 제1 엔피엔 바이폴라 소자와;A first NPN bipolar element having a base region connected to a ground voltage applying end and distributing static electricity applied to an input pad to a power supply voltage applying end; 베이스영역이 상기 접지전압 인가단에 연결되어 상기 입력 패드에 인가되는 정전기를 상기 접지전압 인가단으로 분산출력하는 제2 엔피엔 바이폴라 소자와;A second NPN bipolar element having a base region connected to the ground voltage applying terminal and distributing static electricity applied to the input pad to the ground voltage applying terminal; 상기 입력 패드와 시모스 회로의 게이트단 사이에 연결되어 제2 엔피엔 바이폴라 소자의 턴온타임을 유지시키는 저항과;A resistor connected between the input pad and a gate terminal of a CMOS circuit to maintain turn-on time of a second NPP bipolar element; 소오스가 상기 전원전압 인가단에 접속되고, 게이트와 드레인이 공통연결되어 상기 입력 패드에 접속되어 상기 입력 패드에 인가된 정전기의 전압이 일정레벨 이상일 때 턴온되어 전원전압 클램핑동작을 수행하는 엔모스 트랜지스터를 구비함을 특징으로 하는 정전기 보호회로.An NMOS transistor having a source connected to the power supply voltage applying terminal, a gate and a drain connected in common, connected to the input pad, and turned on when a voltage of the static electricity applied to the input pad is higher than or equal to a predetermined level to perform a power supply voltage clamping operation. Electrostatic protection circuit comprising a. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 엔모스 트랜지스터의 기판은 상기 접지전압 인가단에 접속되는 것을 특징으로 하는 정전기 보호회로.And the substrate of the NMOS transistor is connected to the ground voltage applying terminal. 베이스영역이 접지전압 인가단(Vss)에 연결되어 입력 패드에 인가되는 정전기를 외부전원 인가단(Vext)으로 분산출력하는 제1 엔피엔 바이폴라 소자와;A first NPN bipolar element having a base region connected to a ground voltage applying terminal Vss to disperse static electricity applied to an input pad to an external power supply applying terminal Vext; 베이스영역이 상기 접지전압 인가단(Vss)에 연결되어 상기 입력 패드에 인가되는 정전기를 상기 접지전압 인가단(Vss)으로 분산출력하는 제2 엔피엔 바이폴라 소자와;A second NPP bipolar element having a base region connected to the ground voltage applying terminal (Vss) for distributing static electricity applied to the input pad to the ground voltage applying terminal (Vss); 상기 입력 패드와 시모스 회로의 게이트단 사이에 연결되고 정전기 방전시 상기 제2 엔피엔 바이폴라소자의 턴온타임을 유지시키는 정전기 보호용 저항과;A resistance for electrostatic protection connected between the input pad and the gate terminal of the CMOS circuit and maintaining a turn-on time of the second NPN bipolar element during electrostatic discharge; 소오스가 동작전원(qVcc)에 접속되고, 게이트와 드레인이 공통연결되어 상기 입력 패드에 접속되어 상기 입력 패드에 인가된 정전기의 전압이 일정레벨 이상일 때 턴온되어 동작전원 클램핑동작을 수행하는 엔모스 트랜지스터와;An NMOS transistor, whose source is connected to an operating power source qVcc, a gate and a drain are commonly connected, connected to the input pad, and turned on when a voltage of static electricity applied to the input pad is higher than or equal to a predetermined level to perform an operating power clamping operation. Wow; 상기 정전기 보호용 저항과 상기 시모스 회로의 게이트단 사이에 접속되는 시디엠 보호용 폴리저항과;A polyimide protection poly resistor connected between the electrostatic protection resistor and the gate terminal of the CMOS circuit; 상기 시디엠 보호용 폴리저항과 접지전압 인가단(qVss) 사이에 접속되어 시디엠으로부터 시모스 회로를 보호하는 시디엠 다이오드를 구비함을 특징으로 하는 정전기 보호회로.And a CD diode connected between the CD resistor poly resistor and a ground voltage applying terminal (qVss) to protect the CMOS circuit from the CD. 삭제delete 제 4 항에 있어서,The method of claim 4, wherein 상기 엔모스 트랜지스터의 기판은 상기 접지전압 인가단(qVss)에 접속되는 것을 특징으로 하는 정전기 보호회로.The substrate of the NMOS transistor is connected to the ground voltage applying terminal (qVss), characterized in that the static electricity protection circuit. 제 4 항에 있어서,The method of claim 4, wherein 상기 시디엠 다이오드는 게이트단이 상기 접지전압 인가단(qVss)에 연결되는 것을 특징으로 하는 정전기 보호회로.And the CD diode has a gate terminal connected to the ground voltage applying terminal (qVss).
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