KR100188091B1 - 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR100188091B1
KR100188091B1 KR1019950031214A KR19950031214A KR100188091B1 KR 100188091 B1 KR100188091 B1 KR 100188091B1 KR 1019950031214 A KR1019950031214 A KR 1019950031214A KR 19950031214 A KR19950031214 A KR 19950031214A KR 100188091 B1 KR100188091 B1 KR 100188091B1
Authority
KR
South Korea
Prior art keywords
forming
gate
data line
electrode
conductive layer
Prior art date
Application number
KR1019950031214A
Other languages
English (en)
Other versions
KR970016683A (ko
Inventor
박운용
김경섭
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950031214A priority Critical patent/KR100188091B1/ko
Publication of KR970016683A publication Critical patent/KR970016683A/ko
Application granted granted Critical
Publication of KR100188091B1 publication Critical patent/KR100188091B1/ko

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods

Abstract

본 발명은 데이타 라인을 알루미늄과 소스/ 드레인 금속을 이용하여 이중층으로 데이타 라인을 형성함으로써 데이타 라인의 저저항 및 오픈 방지를 실현한 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
기판 위에 형성되어 있는 게이트 배선, 상기 게이트 배선을 포함하여 전면적으로 덮고 있는 절연막, 상기 절연막 위에 형성되어 있는 채널층인 반도체막, 상기 반도체막 위에 형성되어 있는 소스 전극 및 드레인 전극 및 상기 게이트 라인에 수직으로 교차되게 형성되어 있는 데이타 라인을 포함한 데이타 배선, 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하고 있으며, 상기 데이타 라인이 제1 도전층과 제2 도전층으로 이루어진 이중층으로 형성되어 있고, 상기 반도체층에 대응하는 부분에는 제2 도전층으로만 형성되어 있는 것을 특징으로 한다.

Description

액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
제1도는 종래의 액정 표시 장치용 박막 트랜지스터 기판을 나타낸 배치도이다.
제2도는 제1도에서 A-A'선을 따라 잘라 도시한 단면도이고,
제3도는 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판을 나타낸 배치도이고,
제4도는 제3도에서 B-B'선을 따라 잘라 도시한 단면도이고,
제5도의 (a)-(f)는 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판을 제조하는 과정 중간의 박막 트랜지스터를 나타낸 단면도이다.
본 발명은 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것으로서, 더욱 상세히 말하자면 데이터선을 이중층으로 형성한 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
일반적으로 액정 표시 장치는, 박막 트랜지스터 및 화소 전극이 형성되어 있는 다수의 화소 단위가 행렬의 형태로 형성되어 있으며, 게이트선 및 데이터선이 각각 화소 행과 화소 열을 따라 형성되어 있는 박막 트랜지스터 기판과 공통 전극이 형성되어 있는 공통 전극 기판, 그리고 두 기판의 사이에 삽입되어 있는 액정 물질로 이루어져 있다.
그러면, 제1도 및 제2도를 참고로 하여 종래의 액정 표시 장치용 박막 트랜지스터 기판에 대하여 설명한다.
제1도는 종래의 액정 표시 장치용 박막 트랜지스터 기판을 나타낸 배치도이고, 제2도는 제1도에서 A-A'선을 따라 잘라 도시한 단면도이다.
제1도 및 제2도에서 도시한 바와 같이, 종래의 액정 표시 장치용 박막 트랜지스터 기판의 구조는 다음과 같다.
투명한 절연 물질로 이루어진 기판(10)위에 게이트 전극(12) 및 게이트선(13)을 포함하는 게이트 배선이 형성되어 있다. 게이트 배선(12, 13) 위에는 기판(10)을 전면적으로 덮고 있는 절연막(14)이 형성되어 있으며, 절연막(14) 위에 게이트 전극(12)에 대응하는 위치에는 채널층의 역할을 하는 반도체막(16)이 형성되어 있다. 반도체막(16) 위에는 게이트 전극(12)에 대응하는 위치 한쪽에 중간층(17)을 사이에 두고 드레인 전극(20)이 형성되어 있고, 드레인 전극(20)과 마주보는 소스 전극을 포함하는 데이터선(21)이 게이트선(13)에 수직으로 교차되게 형성되어 있다. 소스 전극 및 드레인 전극(20)과 데이터선(21)을 포함하는 데이터 배선은 보호막(22)으로 덮여 있으며, 보호막(22)은 드레인 전극(20)을 드러내는 접촉구를 가지고 있다. 보호막(22) 위에는 화소 전극(24)이 형성되어 있으며, 접촉구를 통하여 드레인 전극(20)과 연결되어 있다.
이와 같이, 종래의 액정 표시 장치용 박막 트랜지스터 기판을 만들 때에는 소스/드레인 전극(20)의 상부에 형성되어 있는 보호막(22)을 사진 식각하여 접촉구를 형성한 다음 화소 전극(24)과 드레인 전극(20)을 연결시켜 준다.
그런데 드레인 전극(20)으로 저항이 작아 배선으로 주로 사용되는 알루미늄을 사용할 수 없으며, 이는 화소 전극(24)으로 일반적으로 사용하는 ITO에 함유되어 있는 산소 성분이 알루미늄을 산화시켜 알루미늄과 ITO의 사이에 산화알루미늄막이 형성되어 둘 사이에 전류가 흐르기 어려워지기 때문이다.
본 발명은 이러한 종래 기술의 문제점을 해결하기 위한 것으로서, 데이터선의 저항을 낮추면서도 화소 전극과의 접촉 특성을 개선하고 단선을 방지하기 위한 것이다.
이러한 목적을 달성하기 위한 본 발명의 액정 표시 장치용 박막 트랜지스터 기판은, 투명한 절연 물질로 이루어진 기판, 상기 기판 위에 형성되어 있는 게이트 전극 및 게이트선을 포함하는 게이트 배선, 상기 게이트 배선을 포함하여 전면적으로 덮고 있는 절연막, 상기 절연막 위에 상기 게이트 전극에 대응하는 위치에 형성되어 있는 채널층인 반도체막, 상기 반도체막 위에 상기 게이트 전극에 대응하는 위치에 인접하게 형성되어 있는 소스 전극 및 드레인 전극과, 상기 드레인 전극에 연결되어 있으며 상기 게이트선에 수직으로 교차되게 형성되어 있으며 데이터선을 포함한 데이터 배선, 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하고 있으며, 상기 데이터선은 제1 도전층과 제2 도전층으로 이루어진 이중 도전층으로 형성되어 있으며, 상기 반도체층에 대응하는 부분에는 제2 도전층으로만 형성되어 있는 것을 특징으로 한다.
이때, 상기 제1 도전층을 알루미늄으로 형성하고, 상기 제2 도전층은 실리사이드를 형성할 수 있는 금속으로 형성한다. 따라서 저저항 특성을 갖고 오픈 발생을 방지할 수 있으며 반도체층과 오믹 컨택을 이룰 수 있는 데이터선을 형성할 수 있다.
또한, 상기 제2 도전층은 상기 제1 도전층의 폭 보다 넓게하여 준다.
이러한 목적을 달성하기 위한 본 발명의 액정 표시 장치용 박막 트랜지스터기판의 제조 방법은, 투명한 절연 물질로 이루어진 기판 위에 도전 물질로 게이트 전극 및 게이트선을 포함하는 게이트 배선을 형성하는 제1공정, 상기 게이트 배선 위에 절연막을 형성하는 제2공정, 상기 절연막 위에 상기 게이트 전극에 대응하는 위치를 포함하도록 게이트 배선 위에 채널층인 반도체막을 형성하는 제3공정, 상기 게이트선에 수직으로 교차되게 도전 물질을 이용하여 데이터선의 하단을 형성하는 제4공정, 상기 게이트 전극에 대응하는 인접한 위치와 상기 데이터선 하단을 덮도록 도전 물질로 소스/드레인 전극 및 데이터선 상단을 형성하는 제5공정, 상기 데이터선을 덮도록 전면적에 보호막을 형성하는 제6공정을 포함하는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
이때, 상기 게이트 전극과 상기 절연막 사이에 상기 게이트 전극을 양극 산화시켜 양극 산화막을 더 형성할 수 있다.
상기 반도체막 형성 후 상기 반도체막과 상기 소스/드레인 전극의 상부에 외인성 반도체막을 더 형성할 수 있다.
그러면, 첨부한 도면을 참고로 하여, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세하게 설명한다.
제3도는 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판을 나타낸 배치도이고, 제4도는 제3도에서 A-A'선을 따라 잘라 도시한 단면도이며, 제5도의 (a)-(f)는 제3도에 도시한 액정 표시 장치용 박막 트랜지스터 기판의 공정 순서를 나타낸 단면도이다.
먼저, 제3도, 제4도 및 제5도의 (a)에 도시한 바와 같이, 투명한 절연 물질로 이루어진 기판(10) 위에 저항이 낮은 도전 물질인 알루미늄(Al)으로 가로 방향으로 게이트선(13)을 형성한다. 여기에서 게이트선(13)의 일부는 게이트 전극(12)이 된다.
다음, 제3도, 제4도 및 제5도의 (b)에 도시한 바와 같이, 게이트선(13)위에 SiNx로 이루어진 절연막(14)을 형성한다.
한편, 제4도에 도시한 바와 같이, 게이트 전극(12)과 절연막(14) 사이에 상기 게이트 전극(12)을 양극 산화시킨 양극 산화막(Al2Ox)(13)을 더 형성할 수 있다.
다음, 제3도, 제4도 및 제5도의 (c)에 도시한 바와 같이, 게이트 전극(12)에 대응하는 위치의 절연막(14) 위에 비정질 규소(a-Si)로 이루어진 반도체막(16)을 형성한다.
한편, 제4도에 도시한 바와 같이, 반도체막(16) 상부에 n+비정질 규소로 이루어진 외인성 반도체막(17)을 더 형성할 수 있다.
다음, 제3도, 제4도 및 제5도의 (d)에 도시한 바와 같이, 저항이 작은 알루미늄을 이용하여 게이트선(13)에 수직으로 교차하는 하부 데이터선(18)을 절연막(14) 위에 형성한다.
다음, 제3도, 제4도 및 제5도의 (e)에 도시한 바와 같이, 반도체막(16) 또는 외인성 반도체막(17) 상부 한쪽 위에 위치하는 소스 전극을 포함하여 하부 데이터선(18)을 덮는 상부 데이터선(21)과 소스 전극의 맞은 편의 반도체막(16) 또는 외인성 반도체막(17) 위에 위치하는 드레인 전극(20)을 실리사이드를 형성할 수 있는 도전 물질인 크롬(Cr)으로 형성한다.
이때 상부 데이터선(21)은 하부 데이터선(18)보다는 폭이 넓게 형성한다. 또한 패드부도 동시에 형성할 수 있다.
다음, 제3도, 제4도 및 제5도의 (f)에 도시한 바와 같이, 소스 및 드레인 전극(20)과 상부 데이터선(21)을 덮도록 전면에 보호막(22)을 형성한다.
마지막으로 제4도에 도시한 바와 같이, 드레인 전극(20) 상부의 보호막(22)에 접촉구를 뚫고 이 접촉구를 통하여 드레인 전극(20)과 연결되는 화소 전극(24)을 형성한다.
그러므로 본 발명은 저항이 낮은 알루미늄과 ITO와의 접촉 특성이 양호한 금속을 이용하여 이중층으로 데이터선을 형성함으로써 데이터선의 저항을 낮춘다.
데이터선을 이중으로 만들기 때문에 둘 중 어느 하나가 단선되더라도 신호는 나머지 층을 통하여 전달된다.

Claims (7)

  1. 절연 물질로 이루어진 기판, 상기 기판 위에 형성되어 있는 게이트선, 상기 게이트선과 연결되어 있는 게이트 전극, 상기 게이트 전극 및 게이트선을 덮고 있는 절연막, 상기 절연막 위에 상기 게이트 전극에 대응하는 위치에 형성되어 있으며 채널층의 역할을 하는 반도체막, 상기 반도체막 위에 서로 맞은 편에 형성되어 있는 소스 전극 및 드레인 전극, 상기 소스 전극에 연결되어 있는 데이터선, 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하고 있으며, 상기 데이터선은 하부의 제1 도전층과 상부의 제2 도전층으로 이루어진 이중층으로 형성되어 있으며, 상기 소스 전극 및 상기 드레인 전극은 상기 제2 도전층으로만 형성되어 있는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판.
  2. 제1항에서, 상기 제1 도전층은 알루미늄으로 형성되어 있고, 상기 제2 도전층은 실리사이드를 형성할 수 있는 금속으로 형성되어 있는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판.
  3. 제1항 또는 제2항에서, 상기 제2 도전층은 크롬으로 형성되어 있는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판.
  4. 제1항 또는 제2항에서, 상기 제2도전층은 상기 제1 도전층의 폭보다 넓게 형성되어 있는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판.
  5. 절연 물질로 이루어진 기판 위에 도전 물질로 게이트선 및 이와 연결되어 있는 게이트 전극을 포함하는 게이트 배선을 형성하는 제1공정, 상기 게이트 배선 위에 절연막을 형성하는 제2공정, 상기 절연막 위에 상기 게이트 전극에 대응하는 위치에 반도체막을 형성하는 제3공정, 상기 절연막 위에 하부 데이터선을 형성하는 제4공정, 상기 반도체막 위에 서로 마주보는 소스 및 드레인 전극을 형성함과 동시에 상기 하부 데이터선을 덮으며 상기 소스 전극과 연결되어 있는 상부 데이터선을 형성하는 제5공정, 상기 데이터선, 소스 및 드레인을 덮는 보호막을 형성하는 제6공정, 상기 보호막에 상기 드레인 전극을 드러내는 접촉구를 형성하는 제7공정, 상기 보호막 위에 상기 드레인 전극과 연결되는 화소 전극을 형성하는 제8공정을 포함하는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  6. 제5항에서, 상기 제1공정과 상기 제2공정 사이에 상기 게이트 전극을 양극 산화시켜 양극 산화막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  7. 제5항 또는 제6항에서, 상기 제3공정과 상기 제4공정 사이에 상기 반도체막 위에 외인성 반도체막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
KR1019950031214A 1995-09-21 1995-09-21 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 KR100188091B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950031214A KR100188091B1 (ko) 1995-09-21 1995-09-21 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950031214A KR100188091B1 (ko) 1995-09-21 1995-09-21 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR970016683A KR970016683A (ko) 1997-04-28
KR100188091B1 true KR100188091B1 (ko) 1999-06-01

Family

ID=19427514

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950031214A KR100188091B1 (ko) 1995-09-21 1995-09-21 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR100188091B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101006437B1 (ko) * 2003-12-12 2011-01-06 삼성전자주식회사 박막 트랜지스터 표시판

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100488926B1 (ko) * 1997-12-08 2005-08-29 비오이 하이디스 테크놀로지 주식회사 액정표시장치의제조방법
KR100569712B1 (ko) * 1998-04-24 2006-09-20 삼성전자주식회사 박막 트랜지스터 기판
KR100623443B1 (ko) * 1999-03-25 2006-09-12 엘지.필립스 엘시디 주식회사 멀티 도메인 액정 표시소자

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101006437B1 (ko) * 2003-12-12 2011-01-06 삼성전자주식회사 박막 트랜지스터 표시판

Also Published As

Publication number Publication date
KR970016683A (ko) 1997-04-28

Similar Documents

Publication Publication Date Title
US6878966B2 (en) Thin-film transistor display devices
KR100333273B1 (ko) 박막트랜지스터형 액정표시장치의 어레이기판과 그 제조방법
US6078366A (en) Array substrate comprising semiconductor contact layers having same outline as signal lines
US5334859A (en) Thin-film transistor having source and drain electrodes insulated by an anodically oxidized film
US5920083A (en) Thin-film transistor display devices having coplanar gate and drain lines
US4857907A (en) Liquid-crystal display device
JP4947510B2 (ja) アクティブマトリクス型表示装置及びその製造方法
US5742365A (en) Liquid crystal display device and method for manufacturing the same in which a light shielding layer is over the gate electrode or a gate electrode is in a trench
US5998230A (en) Method for making liquid crystal display device with reduced mask steps
JP4131297B2 (ja) 液晶表示装置の製造方法
US5894136A (en) Liquid crystal display having a bottom gate TFT switch having a wider active semiconductor layer than a conductive layer on same
JPH06208137A (ja) 薄膜トランジスタマトリクスの製造方法
US20010019375A1 (en) Liquid crystal display device and fabricating method thereof
US7023501B2 (en) Liquid crystal display device having particular connections among drain and pixel electrodes and contact hole
US6559920B1 (en) Liquid crystal display device and method of manufacturing the same
KR19990007458A (ko) 액정 디스플레이용 박막 트랜지스터
JPH07101268B2 (ja) 薄膜トランジスタアレイ
KR100188091B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
KR100776507B1 (ko) 액정표시장치 및 그 제조방법
KR20010066244A (ko) 액정 표시장치 제조방법 및 그 제조방법에 따른 액정표시장치
KR100483522B1 (ko) 이중게이트절연막을갖는박막트랜지스터액정표시장치및그제조방법
KR100493380B1 (ko) 액정표시장치의 제조방법
JPH08213631A (ja) 薄膜半導体装置
JPH11326941A (ja) アクティブマトリクス表示装置
KR970059801A (ko) 티에프티(tft)-엘씨디(lcd)의 구조 및 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080104

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee