KR100188021B1 - Data input/output line of multi-bank memory - Google Patents
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Abstract
본 발명은 다뱅크구조에서 데이터 입출력라인 로딩 축소 장치에 관한 것으로서, 특히 복수개의 뱅크 메모리를 갖고, 뱅크 정보에 응답하여 임의의 뱅크 메모리가 선택되고, 칼럼 디코더에서 출력되는 칼럼제어신호에 의해 선택된 비트라인에 실린 데이터를 로컬 데이터 입출력라인을 통해 출력하는 메모리장치; 및 상기 로컬 데이터라인을 통해 출력되는 데이터를 뱅크정보에 응답하여 선택적으로 글로벌 데이터 입출력라인으로 출력하는 데이터 입출력라인 제어수단을 구비하는 것을 특징으로 한다.The present invention relates to a data input / output line loading reduction device in a multi-bank structure, and more particularly, to a data input / output line loading reduction device having a plurality of bank memories, an arbitrary bank memory selected in response to bank information, A memory device for outputting data on a line through a local data input / output line; And data input / output line control means for selectively outputting the data output through the local data line to the global data input / output line in response to the bank information.
따라서, 본 발명은 데이터 입출력라인 로딩이 축소되어 데이터 입출력라인 정·부의 미세한 전압차를 보다 큰 전압차로 향상시켜주어 센스증폭회로의 증폭속도를 더 빠르게 해 주고, 데이터 처리속도도 개선시켜 주는 효과가 있다.Therefore, the present invention reduces the data input / output line loading and improves the fine voltage difference between the data input / output line and the data input / output line with a larger voltage difference, thereby speeding up the amplification speed of the sense amplifier circuit and improving the data processing speed have.
Description
제1도는 종래 기술에 의한 다뱅크구조에서 메모리 코아 연결을 나타낸 회로도.FIG. 1 is a circuit diagram showing a memory core connection in a multi-bank structure according to the prior art; FIG.
제2도는 본 발명에 의한 다뱅크구조에서 메모리 코아 연결을 나타낸 회로도.FIG. 2 is a circuit diagram showing a memory core connection in a multi-bank structure according to the present invention; FIG.
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
100 : 메모리 장치 10 : 뱅크 메모리100: memory device 10: bank memory
20,20' : 칼럼 구동부 30,30',30a,30a' : 칼럼 선택부20, 20 ': column driver 30, 30', 30a, 30a ': column driver
200 : 데이터 출력라인 제어부 Local I/O : 로컬 데이터 입출력라인200: Data output line control unit Local I / O: Local data input / output line
Global I/O : 글로벌 데이터 입출력라인Global I / O: Global Data I / O Line
본 발명은 다뱅크구조에서 데이터 입출력라인 로딩 축소 장치에 관한 것으로서, 특히 데이터 입출력라인 로딩을 축소하여 데이터 입출력 라인 정·부의 미세한 전압차를 보다 큰 전압차로 향상시켜주어 센스증폭회로의 증폭속도를 빠르게 해주고, 데이터 처리속도 또한 개선되도록 한 다뱅크구조에서 데이터 입출력라인 로딩 축소 장치에 관한 것이다.The present invention relates to a data input / output line loading reduction device in a multi-bank structure. More particularly, the present invention relates to a data input / output line loading reduction device that improves the fine voltage difference between a data input / output line and a data input / output line with a larger voltage difference, And a data input / output line loading reduction device in a multi-bank structure.
요즘 반도체 칩(chip)의 고속화가 요구되면서 고속화를 실현하기 위해 한 칩 내부에 복수개의 가상칩을 구현하는 다뱅크구조를 갖게되며, 이 다뱅크구조에 있어서 한 뱅크가 데이터 리드 동작을 수행하는 있는 동안, 다른 뱅크는 데이터 리드 동작을 수행하기 전 단계인 데이터 프리차아지(precharge) 시간을 숨겨주는 효과를 주게 되어 반도체 메모리 장치에서 볼 때 뱅크 인터리브(interleave)에 의한 데이터 고속화를 실현할 수 있었다.In recent years, in order to realize high-speed operation of a semiconductor chip, a multi-bank structure for realizing a plurality of virtual chips in one chip is required. In this multi-bank structure, a bank performs a data read operation The other banks have the effect of hiding the data precharge time, which is a step prior to the data read operation, so that it is possible to realize data speeding by bank interleaving in the semiconductor memory device.
이러한 다뱅크구조에서 각 뱅크의 데이터 입출력라인은 동일한 데이터 입출력라인에 의해 칩 외부와 연결된다.In such a multi-bank structure, the data input / output lines of each bank are connected to the outside of the chip by the same data input / output lines.
제1도는 종래 기술에 의한 다뱅크구조에서 메모리 코아 연결을 나타낸 회로도로서, 도시한 바와 같이 복수개의 뱅크 메모리(1)(1a)를 갖고, 뱅크 정보에 응답하여 임의의 뱅크 메모리가 선택되고, 칼럼 디코더(도면에 도시되어 있지 않음)에서 출력되는 칼럼제어신호(Global CSL)에 의해 선택된 비트라인에 실린 데이터를 로컬 데이터 입출력라인(Local I/O)을 통해 출력하는 메모리장치(10)와, 상기 로컬 데이터 입출력라인(Local I/O)을 통해 출력되는 데이터를 출력하는 글로벌 데이터 입출력라인(Global I/O)으로 구성된다.FIG. 1 is a circuit diagram showing a connection of a memory core in a multi-bank structure according to the prior art. As shown in the drawing, the memory device has a plurality of bank memories 1 and 1a, an arbitrary bank memory is selected in response to the bank information, A memory device 10 for outputting data on a bit line selected by a column control signal Global CSL outputted from a decoder (not shown in the figure) through a local data input / output line (Local I / O) And a global data input / output line (Global I / O) for outputting data output through a local data input / output line (Local I / O).
상기 메모리 장치(10)는 글로벌 데이터 입출력라인(Global I/O)에 병렬로 복수개가 연결 구성된다.A plurality of memory devices 10 are connected in parallel to a global data input / output line (Global I / O).
상기 메모리 장치(10)는 뱅크 정보에 응답하여 뱅크 메모리(1)(1a)를 선택하고, 칼럼 디코더에서 출력되는 칼럼제어신호(Global CLS)를 입력하는 칼럼 선택 구동부(2)(2')(2a)와, 상기 칼럼 선택 구동부(2)(2')(2a)에서 출력되는 칼럼제어신호(Local CLS)에 응답하여 비트라인에 실린 정보를 출력하는 칼럼 선택부(3)(3')(3a)(3a')로 구성된다.The memory device 10 includes a column selection driver 2 and a column selection driver 2 'for selecting a bank memory 1 (1a) in response to bank information and inputting a column control signal (Global CLS) (3 ') (3') for outputting information on a bit line in response to a column control signal (Local CLS) outputted from the column selection driver (2) (2 ' 3a) (3a ').
상기 칼럼 선택부(3)(3')(3a)(3a')는 모스트랜지스터로 이루어지고, 그 모스트랜지스터의 소오스단은 각 뱅크에 따른 로컬 데이터 입출력라인(Local I/O)에 연결되고, 모스트랜지스터의 게이트단은 뱅크 정보와 글로벌 칼럼제어신호(Global CLS)를 입력으로 받을 수 있도록 연결 구성된다.The column selectors 3, 3 ', 3a, and 3a' are formed of a MOS transistor, and the source node of the MOS transistor is connected to a local data input / output line (Local I / O) The gate terminal of the MOS transistor is connected to receive the bank information and the global column control signal (Global CLS) as input.
상기와 같이 구성된 다뱅크 구조를 갖는 반도체 메모리 장치에 있어서, 첫 번째 뱅크 메모리(1)(1a)를 선택하는 뱅크 정보(Bank0)가 입력되면 두 개의 칼럼 구동부(2)(2')(2a)는 그 뱅크 정보에 응답하여 동시에 구동되고, 칼럼 디코더에서 출력되는 칼럼제어신호(Global CLS)를 뱅크 메모리(1)(1a)의 비트라인에 연결된 뱅크의 칼럼 선택부(3)(3')(3a)(3a')의 모스트랜지스터의 게이트 단으로 출력한다. 그러면 상기 모스트랜지스터는 구동되어 뱅크 메모리(1)(1a)에 연결된 드레인단을 통해 비트라인에 저장된 데이터를 소오스단으로 출력하여 로컬 데이터 입출력라인(Local I/O)을 통해 글로벌 데이터 입출력라인(Global I/O)으로 출력되고, 그 출력된 데이터는 센스증폭기(도면에 도시되어 있지 않음)에 의해 증폭된다. 상기와 같은 뱅크 메모리(1)(1a)가 글로벌 데이터 입출력라인(Global I/O)에 복수개 연결되어 각 뱅크 정보 및 칼럼 디코더에서 출력되는 칼럼제어신호(Global CLS)에 의해 동일한 동작을 하게 된다.In the semiconductor memory device having the above-described multi-bank structure, when the bank information (Bank0) for selecting the first bank memory (1a) is inputted, the two column drivers (2, 2 ' Is driven simultaneously in response to the bank information and outputs a column control signal (Global CLS) output from the column decoder to the column selectors 3 and 3 'of the banks connected to the bit lines of the bank memories 1 and 1a 3a) 3a 'to the gate terminal of the MOS transistor. The MOS transistor is driven to output data stored in the bit line to the source terminal through the drain terminal connected to the bank memories 1 and 1a and supplies the global data input / output line (Global I / O) through the local data input / I / O), and the output data is amplified by a sense amplifier (not shown). A plurality of the bank memories 1a and 1b are connected to a global data input / output line (Global I / O), and the same operation is performed by the respective bank information and the column control signal (Global CLS) output from the column decoder.
이 때 상기 칼럼 선택부(3)가 오픈 된다고 하면 데이터 비트라인이 바라다보는 로딩은 그 뱅크의 로컬 데이터 입출력라인(Local I/O), 그 뱅크의 선택되지 않은 다른 칼럼 선택부(3내부의 다른 칼럼선택부임), 글로벌 데이터 입출력라인(Global I/O), 타뱅크의 로컬 데이터 입출력라인(Local I/O), 타뱅크의 선택되지 않은 다른 칼럼 선택부를 포함한다. 즉, 뱅크 정보가 각 뱅크의 칼럼 선택부(3)(3')(3a)(3a')를 제어함에 따라 한 뱅크의 칼럼 선택부(3)가 오픈 된다고 하면 데이터 비트라인이 바라다보는 로딩에 타뱅크의 로딩이 부가되는 모양이 되어 데이터 처리속도를 개선할 수 있는 여지가 있다. 데이터 입출력라인은 정·부의 데이터 형식을 가지고 있어 데이터 비트라인에 의해 약간의 전압차를 유지하고, 글로벌 데이터 입출력라인(Global I/O) 끝단에 연결된 센스증폭회로(도면에 도시되어 있지 않음)에 의해 신호가 증폭된다.If the column selection unit 3 is opened at this time, the loading on which the data bit line looks is controlled by the local data input / output line (Local I / O) of the bank, another column selection unit A global data input / output line (Global I / O), a local data input / output line (Local I / O) of another bank, and other unselected column selectors of other banks. In other words, if the column selection unit 3 of one bank is opened as the bank information controls the column selection units 3, 3 ', 3a, and 3a' of the respective banks, The loading of the other bank is added, and the data processing speed can be improved. The data input / output line has a data format of both positive and negative, and a slight voltage difference is maintained by the data bit line, and a sense amplifier circuit (not shown) connected to the end of the global data input / output line The signal is amplified.
따라서, 종래에는 한 뱅크 메모리가 칼럼 선택부에 의해 액티브 상태에 있을 때 나머지 다른 뱅크 메모리는 선택된 뱅크 메모리에 대해 부하로 작용을 한다는 문제점이 있었다.Therefore, conventionally, when one bank memory is in the active state by the column selection unit, there is a problem that the other bank memory acts as a load to the selected bank memory.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 다뱅크 구조에서 한 뱅크 메모리의 칼럼 선택수단이 오픈 된다고 하면 데이터 비트라인이 바라다보는 로딩에 타뱅크 메모리의 로딩이 부가되지 않는 데이터 입출력라인 로딩을 축소하여 데이터 입출력라인 정·부의 미세한 전압차를 보다 큰전압차로 향상시켜주어 센스증폭회로의 증폭속도를 더 빠르게 하고, 데이터 처리속도도 개선시켜 주도록 한 다뱅크구조에서 데이터 입출력라인 로딩 축소 장치를 제공함에 있다.SUMMARY OF THE INVENTION It is an object of the present invention to solve the above-mentioned problems of the related art by providing a bank selection circuit for selecting one of the bank memories in a multi-bank structure, wherein the data input / Reducing line loading reduces data input / output line loading in a multi-bank structure that improves the fine voltage difference between data input and output lines by a larger voltage difference to speed up the amplification speed of the sense amplifier circuit and improve the data processing speed Device.
상기와 같은 목적을 달성하기 위해 본 발명은 복수개의 뱅크 메모리를 갖고, 뱅크 정보에 응답하여 임의의 뱅크 메모리가 선택되고, 칼럼 디코더에서 출력되는 칼럼제어신호에 의해 선택된 비트라인에 실린 데이터를 로컬 데이터 입출력라인을 통해 출력하는 메모리장치; 및 상기 로컬 데이터 입출력라인을 통해 출력되는 데이터를 뱅크정보에 응답하여 선택적으로 글로벌 데이터 입출력라인으로 출력하는 데이터 입출력라인 제어수단을 구비하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a bank decoder comprising: a plurality of bank memories, each bank memory being selected in response to bank information, and data stored in a bit line selected by a column control signal output from the column decoder, A memory device for outputting through an input / output line; And a data input / output line control means for selectively outputting the data output through the local data input / output line to the global data input / output line in response to the bank information.
상기 데이터 입출력라인 제어수단은 모스트랜지스터로 이루어지고, 그 모스트랜지스터의 소오스단은 로컬 데이터 입출력라인에 연결되고, 그 모스트랜지스터의 드레인단은 글로벌 데이터 입출력라인에 연결되고, 그 모스트랜지스터의 게이트단은 뱅크 정보에 연결되는 것을 그 특징으로 한다.Wherein the data input / output line control means comprises a MOS transistor, the source terminal of the MOS transistor being connected to a local data input / output line, the drain terminal of the MOS transistor being connected to a global data input / output line, And is connected to the bank information.
이하, 첨부한 도면을 참조하여 본 발명을 좀더 상세하게 설명하면 다음과 같다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
제2도는 본 발명에 의한 다뱅크구조에서 메모리 코아 연결을 나타낸 회로도로서, 도시한 바와 같이 복수개의 뱅크 메모리(10)(10a)를 갖고, 뱅크 정보에 응답하여 임의의 뱅크 메모리가 선택되고, 칼럼 디코더에서 출력되는 칼럼제어신호에 의해 선택된 비트라인에 실린 데이터를 로컬 데이터 입출력라인을 통해 출력하는 메모리 장치(100)와, 상기 로컬 데이터 입출력라인(Local I/O)을 통해 출력되는 데이터를 뱅크 정보(Bank0)에 응답하여 선택적으로 글로벌 데이터 입출력라인(Global I/O)으로 출력하는 데이터 입출력라인 제어부(200)로 구성된다.FIG. 2 is a circuit diagram showing a connection of a memory core in a multi-bank structure according to the present invention. As shown in the figure, a plurality of bank memories 10 and 10a are provided. An arbitrary bank memory is selected in response to the bank information, A memory device (100) for outputting data on a bit line selected by a column control signal outputted from a decoder through a local data input / output line, and a memory control circuit for outputting data output through the local data input / And a data input / output line control unit 200 for selectively outputting data to a global data input / output line (Global I / O) in response to a bank address (Bank0).
상기 데이터 입출력라인 제어부(200)는 모스트랜지스터로 이루어지고, 그 모스트랜지스터의 소오스단은 로컬 데이터 입출력라인(Local I/O)에 연결되고, 그 모스트랜지스터의 드레인단은 글로벌 데이터 입출력라인(Global I/O)에 연결되고, 그 모스트랜지스터의 게이트단은 뱅크 정보(Bank0)에 연결되도록 구성한다.The source of the MOS transistor is connected to a local data input / output line (Local I / O), and the drain terminal of the MOS transistor is connected to a global data input / output line (Global I / / O, and the gate terminal of the MOS transistor is connected to the bank information Bank0.
상기 뱅크 메모리(10)(10a)의 로컬 데이터 입출력라인(Local I/O)에는 각각 데이터 입출력라인 제어부(200a)(200b)가 연결 구성되는데, 상기 데이터 입출력라인 제어부(200a)(200b)는 동일한 뱅크 정보(Bank0)를 입력으로 하여 구동되도록 구성된다.The data input / output line control units 200a and 200b are connected to the local data input / output lines (Local I / O) of the bank memories 10 and 10a. The data input / And the bank information (Bank0) as an input.
상기와 같이 구성된 본 발명의 작용·효과는 다음과 같다.The operation and effect of the present invention constructed as described above are as follows.
첫 번째 뱅크 메모리(10)(10a)를 선택하는 뱅크 정보(Bank0)가 입력되면 칼럼 선택 구동부(20)(20')(20a)는 그 뱅크 정보에 응답하여 동시에 구동되고, 칼럼 디코더에서 출력되는 칼럼제어신호(Global CLS)를 뱅크 메모리(10)(10a)의 비트라인에 연결된 뱅크의 칼럼 선택부(30)(30')(30a)(30a')의 모스트랜지스터의 게이트 단으로 출력한다. 그러면 상기 모스트랜지스터는 구동되어 뱅크 메모리(10)(10a)에 연결된 드레인단을 통해 비트라인에 저장된 데이터를 소오스단으로 출력하여 로컬 데이터 입출력라인(Local I/O)을 통해 출력한다.When the bank information (Bank0) for selecting the first bank memory 10 (10a) is input, the column selection driver 20 (20 ', 20a) is simultaneously driven in response to the bank information, And outputs the column control signal Global CLS to the gate terminals of the MOS transistors of the column selectors 30, 30 ', 30a and 30a' of the banks connected to the bit lines of the bank memories 10 and 10a. Then, the MOS transistor is driven to output the data stored in the bit line through the drain terminal connected to the bank memory 10 (10a) to the source terminal and output through the local data input / output line (Local I / O).
이 때, 상기 로컬 데이터 입출력라인(Local I/O)에 드레인단이 연결되고, 글로벌 데이터 입출력라인(Global I/O)에 소오스단이 연결된 데이터 입출력라인 제어부(200)는 상기 뱅크 정보(Bank0)에 의해 구동되어 로컬 데이터 입출력라인(Local I/O)을 통해 출력되는 데이터를 글로벌 데이터 입출력라인(Global I/O)으로 출력하고, 그 출력된 데이터는 센스증폭기(도면에 도시되어 있지 않음)에 의해 증폭된다. 상기와 같은 뱅크 메모리(10)(10a)가 데이터 입출력라인 제어부(200)에 의해 글로벌 데이터 입출력라인(Global I/O)에 복수개 연결되어 각 뱅크 정보 및 칼럼 디코더에서 출력되는 칼럼제어신호(Global CLS)에 의해 동일한 동작을 하게 된다.At this time, a data input / output line controller 200 connected to the local data input / output line (Local I / O) and a source terminal connected to a global data input / output line (Global I / O) Output to a global data input / output line (Global I / O) driven by a local I / O line (Local I / O), and the output data is supplied to a sense amplifier . A plurality of the bank memories 10 and 10a are connected to a global data input / output line (Global I / O) by the data input / output line controller 200, and the bank memories 10 and 10a are connected to a global CLS The same operation is performed.
이 때, 한 뱅크의 칼럼 선택부(30)가 오픈 된다고 하면 데이터 비트라인이 바라다보는 로딩은 그 뱅크의 로컬 데이터 입출력라인(Local I/O), 그 뱅크의 선택되지 않은 다른 칼럼 선택부(30내부의 다른 칼럼 선택부), 글로벌 데이터 입출력라인(Global I/O)만을 포함한다. 즉, 뱅크정보가 각 뱅크의 로컬 데이터 입출력라인(Local I/O)을 제어함으로써 한 뱅크의 칼럼 선택부(30)가 오픈 된다고 하면 데이터 비트라인이 바라다보는 로딩에 타뱅크 메모리장치의 로딩이 배제된다. 이 때 데이터 입출력라인은 정·부의 데이터 형식을 가지고 있어 데이터 비트라인에 의해 미세한 전압차를 유지하는데, 액티브 상태에 있는 뱅크외에 타뱅크 메모리장치는 로딩에서 배제되므로 상기 미세한 전압차 보다 큰 전압차를 갖게되고, 큰 전압차를 갖는 신호는 글로벌 데이터 입출력라인 끝단에 연결된 센스증폭회로에 의해 증폭될 때 그 증폭효율이 증가한다.At this time, when the column selection unit 30 of one bank is opened, the loading on which the data bit line looks is controlled by the local data input / output line (Local I / O) of that bank, another column selection unit 30 (Another column selection unit inside), and a global data input / output line (Global I / O). In other words, if the bank information is controlled by the local data input / output line (Local I / O) of each bank, if the column selecting unit 30 of one bank is opened, the loading of the other bank memory device do. In this case, the data input / output line has a data format of positive and negative so that a fine voltage difference is maintained by the data bit line. In addition to the bank in the active state, the other bank memory device is excluded from the loading, And a signal having a large voltage difference is amplified by the sense amplifier circuit connected to the end of the global data input / output line, the amplification efficiency is increased.
따라서, 상술한 바와 같이 본 발명은 데이터 입출력라인 로딩이 축소되어 데이터 입출력라인 정·부의 미세한 전압차를 보다 큰 전압차로 향상시켜주어 센스증폭회로의 속도를 더 빠르게 해 주고, 데이터 처리속도도 개선시켜 주는 효과가 있다.As described above, according to the present invention, since the data input / output line loading is reduced, the fine voltage difference between the data input / output line and the data input / output line is improved by a larger voltage difference to speed up the sense amplifier circuit and improve the data processing speed It is effective.
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